ПОСТРОЕНИЕ VERILOG-МОДЕЛИ BER-ТЕСТЕРА ДЛЯ ПРОВЕРКИ КАНАЛОВ СВЯЗИ ТЕЛЕКОММУНИКАЦИОННЫХ СИСТЕМ (стр. 3 из 4)

4.1. Подготовка схемы к моделированию

Прежде чем начать моделирование схемы, следует представить ее в терминах системы Verilog HDL. Для этого нужно выделить в схеме функционально-законченные модули
(module), обозначить регистры (reg), провода (wire), входы, выходы (input, output) и т. п.

На рис. 4.1 представлен результат подготовки рассмотренной ранее схемы (см.
рис. 2.3) к моделированию. Отметим, что для упрощения примера в явном виде моделируются не все элементы схемы, а только ее регистры. Это означает, что вместо требуемого в техническом задании gate-уровня проектирования применен более высокий RTL-уровень (Register Transfer Level). В результате, например, вместо обозначения в явном виде элементов Исключающее ИЛИ в модели использованы их “формульные” эквиваленты. Это несколько увеличивает дистанцию между моделью и ее реальным прототипом, так как формульный эквивалент не учитывает задержку срабатывания соответствующего логического элемента или группы элементов. В примере нет также явных моделей усилителей, инвертора, триггера. Поэтому в Вашем курсовом проекте следует разработать более подробную модель, в полной мере соответствующую gate-уровню.

Схема (рис. 4.1) представлена четырьмя модулями. Первый модуль (module ber_tester) описывает структуру устройства в целом. Остальные модули (module DCE, module Line, module DTE) описывают структуру соответствующих составных частей устройства. Для удобства составления модели введены два “фиктивных” D-триггера (показаны на рисунке штриховыми линиями), хотя возможны и иные решения.

Далее приведены примеры реализации четырех упомянутых модулей. Каждый из них традиционно оформлен в виде отдельного файла. При компоновке проекта эти файлы собираются в одну группу и “исполняются” после выполнения Вами цепи команд экранного меню: Project - New - <имя нового проекта> - Add (добавить в проект четыре файла – описания четырех модулей) - OK - GO (провести моделирование)). При успешном выполнении моделирования следует вывести на экран временные диаграммы, желательно в такой же последовательности, как на рис. 4.2, а именно:

timing – пронумерованная в десятичном виде последовательность тактов, т. е. перио дов сигнала от генератора G1 (рис. 4.1);

RxCgood – синхросигнал без ошибок;

RxDgood, – данные без ошибок;

A[1:M] – шестнадцатиричный код в М-разрядном регистре А;

errRxC – импульс (импульсы) ошибок сигнала RxC;

errRxD – импульс (импульсы) ошибок сигнала RxD;

RxCbad – синхросигнал с ошибкой (ошибками);

RxDbad – данные с ошибкой (ошибками);

B[1:M] – шестнадцатиричный код в М-разрядном регистре В;

D_input_TT – сигнал на входе D-триггера модуля DTE;

ERROR – выходной сигнал (Ошибка) BER-тестера.

Рис. 4.1. Схема BER-тестера с обозначениями в терминах системы Verilog HDL для моделирования на уровне RTL

4.2. Пример построения RTL-модели BER-тестера на языке системы Verilog HDL

4.2.1. Файл BER-main_module.v

//Главный модуль (верхний уровень иерархии модулей)

module ber_tester (ERROR); // ber_tester - наименование модуля,

// в скобках заключен перечень выходов

// и входов (входов нет, имеется один выход)