Средства отладки электронных схем (стр. 3 из 4)

2 Отладочные средства БИС

2.1 Средства разработки электронных схем

Средства предназначены для ускорения внедрения разработок, ориентированных на использование схем программируемой логики.

Рис. 1 Средства разработки

Cостав средств: платы разработчиков для схем программируемой логики; прототипные платы для БИС фирмы Altera; специальное тестирующее оборудование; программное обеспечение; методическое обеспечение.

Применение средств обеспечивает быструю реализацию проектов и контроль их работоспособности на всех этапах изготовления и внедрения, включая отладку образцов, входящих в состав конечной аппаратно-программной системы.

Основные характеристики:

• стандарт интерфейсных плат - ISA, PCI;
• PLD семейства - MAX7000S, FLEX10K, ACEX;
• сложность реализуемых проектов - 10 - 100 тыс. вентилей.

На отечественном рынке не имеется аналогичного комплексного подхода к проблемам проектирования плат расширения.

Особенности и преимущества:

· эффективность: учет специфики отлаживаемого оборудования;

· стоимость: значительно меньшая, чем у традиционных средств отладки программно-аппаратных систем или у зарубежных аналогов;

· передачу конкретных схемотехнических решений для определенных областей использования;

2.2 Прототипные платы схем программируемой логики с интерфейсом ISA

Прототипные платы программируемой логики с интерфейсом ISA позволяют отлаживать широкий круг пользовательских проектов, ориентированных на БИС PLD FLEX10K (Рис.2).

Рис. 2 Плата программируемой логики с интерфейсом ISA

Особенности реализации:

· допустимость отладки больших и сложных пользовательских проектов (так как логическая мощность системных БИС составляет 10, 20 или 30 тысяч эквивалентных логических вентилей, а в ближайшее время превысит 70 тысяч вентилей);

· возможность использования в проектах встроенных сверхоперативных блоков ОЗУ;

· обеспечение простоты и легкости смены пользовательских проектов при реконфигурировании через интерфейс ISA;

· отсутствие ограничений на количество циклов реконфигурирования;

· возможность загрузки конфигурации из схемы постоянной памяти;

· предоставление средств организации гибкого взаимодействия между аппаратными ресурсами PLD и программным обеспечением ПЭВМ;

· допустимость разнообразных способов организации взаимодействия между аппаратными ресурсами PLD и программным обеспечением ПЭВМ.

2.3 Прототипные платы схем программируемой логики с интерфейсом PCI

Прототипные платы программируемой логики с интерфейсом PCI позволяют отлаживать широкий круг пользовательских проектов, ориентированных на БИС PLD FLEX10K.

Рис.3 Прототипные платы

Семейство в своей основе содержит: · три схемы программируемой логики; · четыре БИС сверхоперативной памяти (цикл обращения не более 15 нсек). По функциональному назначению схемы PLD распределяются: интерфейсная БИС типа FLEX10K - EPX10K30QC240-3; системная БИС типа FLEX10K - EPX10K30ATC144-4, управляющая БИС типа MAX7000S - EPM128STC100-6.

Особенности реализации:

· допустимость отладки больших и сложных пользовательских проектов до 60 тысяч вентилей;

· возможность использования в проектах встроенных сверхоперативных блоков ОЗУ;

· возможность использования в проектах блоков ОЗУ большой емкости (до 128K 32-разрядных слов);

· обеспечение простоты и легкости смены пользовательских проектов, загружаемых в системную БИС через интерфейсную БИС;

· отсутствие ограничений на количество циклов реконфигурирования;

· обеспечение загрузки конфигурации интерфейсной БИС из схемы постоянной загрузочной памяти;

· возможность закрытия битом секретности доступа к содержимому внутреннего ОЗУ платы.

2.4 Платы разработчика для схем программируемой логики с интерфейсом PCI

Платы разработчика для схем программируемой логики с интерфейсом PCI позволяют отлаживать широкий круг пользовательских проектов, ориентированных на БИС PLD ACEX.

Рис. 3 Плата программируемой логики с интерфейсом PCI

Семейство в своей основе содержит:

• схему программируемой логики;
• две БИС сверхоперативной памяти (цикл обращения не более 15 нсек).

Особенности реализации:

· допустимость отладки больших и сложных пользовательских проектов до 100 тысяч вентилей;

· возможность использования в проектах встроенных сверхоперативных блоков ОЗУ;

· возможность использования в проектах блоков ОЗУ большой емкости (до 128K 16-разрядных слов);

· обеспечение простоты и легкости смены пользовательских проектов, загружаемых в БИС;

· наличие монтажной зоны для размещения ИС пользователя;

· возможность использования дополнительных плат по мезонинной технологии;

· обеспечение загрузки конфигурации БИС из схемы постоянной загрузочной памяти.

2.5 Оборудование для контроля и отладки проектных плат

Оборудование для контроля и отладки проектных плат с интерфейсом по стандарту ISA или PCI представляют собой платы-удлинители для соответствующих интерфейсных плат, у которых каждая линия интерфейса имеет соединение с контролирующей БИС PLD.

Рис. 4 Оборудование для контроля и отладки проектных плат

Если ИС проектируемой платы поддерживают граничное сканирование (BST) через JTAG интерфейс, то разработанное на кафедре ПО позволит с помощью платы отладчика до установки разрабатываемой платы в ПК найти ошибки как в межсоединениях этих ИС между собой, так и в их соединениях с разъемом компьютера. Та же плата отладчика с другим вариантом ПО позволяет имитировать поведение любой мыслимой и немыслимой комбинации управляющих сигналов интерфейсной шины.

Плата отладчика может оказать существенную помощь разработчику аппаратуры и в тех случаях, когда штатная работа платы расширения нарушается трудно обнаруживаемыми сбоями. Встраивание в схемы PLD фрагментов таких отладочных средств, как следовые ОЗУ, логические анализаторы, разнообразные аппаратные ловушки позволяет разработчику облегчить задачу нахождения причины возникающих сбоев или перемежающихся.

2.6 Комплекс средств тестирования методом граничного сканирования JTools

Функциональные возможности комплекса базируются на интерфейсе JTAG и технологии граничного сканирования (Boundary Scan Testing), которые широко поддерживаются ведущими производителями БИС (Intel, Motorola, Altera, Xilinx, Atmel, TI, и другими).

Состав комплекса:

• универсальный загрузочный кабель;
• резидентная программа управления кабелем BitMaster;
• программа тестирования и отладки JTools.

· CD, содержащий базу BSD-файлов, документацию и учебно-методи-ческие материалы, связанные с JTAG интерфейсом и методом граничного сканирования.

Комплекс реализует следующие функции:

· Эмуляция загрузочных кабелей фирм Altera (ByteBlaster MV), Xilinx (HW-DWNCBL-PC1), Atmel (ATDH2225);

· Контроль сигналов на внешних выводах БИС отлаживаемой системы;

· Автоматический анализ реальной схемы устройства;

· Фиксирование состояния всех контактов по возникновению заданной комбинации сигналов.

· Режим полуавтоматической отладки БИС и JTAG цепочки.

2.7 Комплекс средств тестирования методом граничного сканирования (дополнительно)

Эмуляция загрузочных кабелей Аппаратную основу комплекса образует универсальный кабель, используемый для тестирования методом граничного сканирования. Отличительной особенностью кабеля является наличие программно управляемого режима эмуляции загрузочных кабелей различных фирм производителей PLD.

Кабель поддерживает режимы внутрисхемной эмуляции и внутрикристальной отладки, для чего он имеет до 25 выводов управляющих сигналов и щупов для захвата событий.

Контроль сигналов Программно-аппаратный комплекс позволяет контролировать поведение проектов пользователя в реальных системах путем вывода на экран ПЭВМ состояния внешних контактов БИС, входящих в состав цепочки. Наблюдение не оказывает влияния на работу самой БИС. Более того, в режиме тестирования возможно выборочное управление состоянием выводов отдельных БИС (устанавливать уровень, отключать контакт от шины, генерировать меандр), обеспечивая совмещение рабочих и тестовых режимов отлаживаемой системы.