Микроконтроллеры AVR (стр. 10 из 15)

-разряд 6 – флаг WCOL – устанавливается в том случае, когда во время передачи данных через интерфейс SPI предпринимается попытка записи в регистр данных SPI, что приводит к разрушению только что переданного байта данных. По этой причине текущая передача данных доводится до завершения, а новый байт не записывается в сдвиговый регистр интерфейса SPI. Флаг WCOL должен быть сброшен пользователем вручную посредством считывания регистра состояния и последующего обращения к регистру данных интерфейса SPI;

-разряд 7 – флаг SPIF – указывает на завершение передачи и вызывает запрос на прерывание, как только в регистре управления SPCR будет установлен разряд SPIE, а в регистре состояния SREG – разряд I. Когда линия /SS в режиме Master сконфигурирована как вход, то при низком уровне сигнала на выводе линии /SS также будет установлен флаг SPIF. Флаг SPIF сбрасывается автоматически аппаратной частью при выполнении подпрограммы обработки прерывания от интерфейса SPI. Альтернативно, сброс может быть выполнен вручную посредством считывания регистра состояния SPSR и последующего обращения к регистру данных интерфейса SPI.

Регистры управления и состояния SPI в микроконтроллерах PIC

Для управления интерфейсом SPI в микроконтроллерах используются регистры SSPSTAT (рис. 7.9) и SSPCON1 (рис. 7.10).

7	6	5	4	3	2	1	0
SMP	CKE	D/A	P	S	R/W	UA	BF

Рис. 7.9. Регистр SSPSTAT микроконтроллеров PIC

Назначение разрядов регистра SSPSTAT:

-BF – флаг заполнения буфера данных;

-UA, R/W, S, P, D/A – имеют отношение к рассмотренному ниже последовательному интерфейсу ГС;

-СКЕ – выбор активного фронта импульсов SCK для передачи данных (используется совместно с разрядом СКР регистра SSPCON1, аналог в микроконтроллерах AVR – разряд SPHA регистра SPCR);

-SMP – точка стробирования данных в режиме Master (1 – стробирование в конце битового интервала; 0 – стробирование в середине интервала). В режиме Slave этот разряд всегда содержит лог. 0.

7	6	5	4	3	2	1	0
WCOL	SSPOV	SSPEN	CKP	SSPM3	SSPM2	SSPM1	SSPM0

Рис. 7.10. Регистр SSPCON1 микроконтроллеров PIC

Назначение разрядов регистра SSPCON1:

-SSPM0-SSPM3 – выбор режима работы порта MSSP (значения для интерфейса SPI представлены в табл. 7.5);

-СКР – выбор фронта для передачи (аналог в микроконтроллерах AVR – разряд CPOL регистра SPCR); если СКР=0? то передача осуществляется по нарастающему фронту тактового сигнала;

-SSPEN – флаг разрешения работы интерфейса SPI;

-SSPOV – флаг переполнения приемного буфера;

-WCOL – флаг коллизий при записи (1 – запись новых данных в буферный регистр была произведена в момент передачи).

Таблица 7.5. Выбор режима работы порта MSSP для интерфейса SPI

SSPM3	SSPM2	SSPM1	SSPM0	Режим
0	0	0	0	Режим Master, частота = Fosc / 4
0	0	0	1	Режим Master, частота = Fosc /16
0	0	1	0	Режим Master, частота = Fosc / 64
0	0	1	1	Режим Master, частота = выход TMR2 / 2
0	1	0	0	Режим Slave, вывод SS разрешен
0	1	0	1	Режим Slave, вывод SS не используется

Синхронная передача данных по интерфейсу I²С

Интерфейс I²С (Inter-integrated Circuit), состоящий только из двух линий (SDA и SCL), предназначен для низкоскоростного последовательного обмена данными с периферийными устройствами, подсоединенных к одной общей шине (рис. 7.11).

Рис. 7.11. Подключение устройств к шине I²C

Характеристики шины I²С:

-работа только с двумя линиями, благодаря чему требуется меньше мест соединения и минимизируются затраты на проводку;

-зона действия – до 3 м;

-возможность работать в режиме с одним ведущим блоком (Single-Master) или с несколькими ведущими блоками (Multi-Master).

Линия SCL используется для передачи синхроимпульсов. Если данные не передаются, она содержит высокий уровень сигнала. Линия SDA используется для побитной передачи данных. Если данные не передаются, то она имеет высокий потенциал. Передаваемые данные действительны в фазе высокого уровня такта и могут менять свое состояние только в фазе низкого уровня.

Каждый блок, подсоединенный к шине, во время передачи данных может быть или приемником или передатчиком, а также ведущим (Master) или ведомым (Slave). Ведущее устройство инициирует передачу данных. В частности, Master занимает шину тем, что генерирует стартовый сигнал на линии SCL и начинает обмен с ведомым устройством. До тех пор, пока на шине работает ведущее устройство, не может быть активным никакой другой Master-блок.

Ведомым является устройство, по адресу которого обращается ведущее устройство с требованием передачи данных. Теоретически Master может одновременно снабжать одними и теми же данными несколько ведомых устройств. В роли ведущего устройства в большинстве случаев выступает микропроцессор, оборудованный или специальной аппаратной частью с шиной типа I²С, или контроллером шины, работающим под управлением специального программного обеспечения.

Протокол шины I²С

Для того чтобы несколько блоков могли обмениваться данными, необходим некоторый протокол, который описывает процесс передачи данных по шине и в любой момент времени не допускает ошибочной интерпретации состояния шины. В случае шины с несколькими ведущими устройствами (что относится и к I²С) необходимо также установить, когда и какое ведущее устройство имеет право занимать шину. Эти условия регулируются протоколом шины (рис. 7.12).

Рис. 7.12. Протокол передачи байта данных через шину I²C

Работа шины и ее занятость, определяется условием начала передачи – изменение ведущим устройством состояние линии SDA с высокого уровня на низкий. После наступления условия начала передачи шина будет занята ведущим устройством, создавшим это условие, вследствие чего все другие ведущие устройства будут заблокированы. Условие начала является однозначным состоянием на шине, потому что смена уровня сигнала на линии SDA, как правило, допускается только тогда, когда тактовая линия SCL находится в состоянии низкого уровня.

Все устройства, подключенные к шине, должны распознать условие начала передачи и переключаются на прием (ведомое устройство/приемник). Условие начала передачи также учитывается и другим ведущим устройством, которое со своей стороны имело намерение занять шину. В результате оно немедленно отзывает свое требование. Устройство, создавшее условие начала передачи, в данный момент времени является для шины ведущим (Master), а все остальные устройства – потенциальными ведомыми (Slave). Ведущее устройство теперь отвечает за тактовый сигнал и становится передатчиком.

После создания условия начала ведущее устройство начинает передачу данных. Оно переводит тактовую шину в состояние низкого уровня и теперь может занять линию передачи данных затребованным информационным разрядом (высокий или низкий уровень в линии SDA). Затем тактовая шина опять переводится в состояние высокого уровня.

Изменение в линии SDA может происходить только в фазе низкого уровня сигнала в линии SCL Во время фазы высокого уровня в линии SCL линия SDA должна быть стабильной.

Передача данных, как правило, выполняется побайтно, при этом первым передается старший разряд. После передачи полного байта данных, состоящей из восьми тактовых циклов, следует бит подтверждения от приемника.

Бит подтверждения (квитирования) – это реакция приемника на принятый байт данных. Он является для передатчика признаком того, что приемник физически присутствует и "прослушивает" линию. Одновременно с этим бит подтверждения можно рассматривать как сигнал синхронизации.

Бит подтверждения, как правило, генерируется приемником. Если ведущее устройство принимает от ведомого устройства несколько байтов данных, то оно квитирует каждый отдельный байт битом подтверждения, за исключением последнего. Такое отрицательное квитирование сообщает ведомому устройству, что передача данных завершена, и далее последует условие завершения или новое условие начала передачи.

Для передачи бита подтверждения ведущее устройство генерирует на линии SCL дополнительный тактовый импульс (рис. 7.13). Приемник выдает сигнал положительного квитирования, переводя линию SDA в состояние низкого уровня, или отрицательного квитирования, переводя линию SDA в состояние высокого уровня.

Рис. 7.13. Выработка бита квитирования приемником, работающим в режиме ведомого устройства

Таким образом, для передачи одного байта данных, как правило, требуется девять тактовых циклов. После передачи одного байта данных и приема бита подтверждения передача данных может быть сразу же продолжена. Если приемник реагирует на передачу байта данных отрицательным квитированием, то ведущее устройство должно завершить передачу данных, опять освободив шину.

Шина после окончания передачи данных, которая может состоять из любого количества байтов, опять освобождается ведущим устройством. Освобождение шины осуществляется с помощью условия завершения – изменение в линии SDA уровня сигнала с низкого на высокий в то время, когда по тактовой шине SCL передается сигнал высокого уровня.