Спряження зовнішніх пристроїв з ПК за допомогою шин та ISA та PCI (стр. 2 из 2)

-REFRESH [8] [8/16]

Сигнал -REFRESH (Refresh - регенерація) дозволяється контроллером регенерації для інформування всіх пристроїв на шині про те, що виконуються цикли регенерації пам'яті.

ОСОБЛИВОСТІ ДЛЯ ЗОВНІШНЬОЇ ПЛАТНІ

Якщо зовнішня платня є задатчиком на шині, то вона повинна дозволяти сигнал -REFRESH для запиту на регенерацію пам'яті. При цьому цикл регенерації буде виконаний навіть не дивлячись на те, що контролер регенерації не є задатчиком на шині.

3. Центральні сигнали управління

Група центральних сигналів управління складається з сигналів різних частот, сигналів управління і помилок.

-MASTER

Сигнал -MASTER (Master - Ведучий) повинен вироблятися тільки тією зовнішньою платнею, яка бажає стати задатчиком на шині.

УВАГА! Якщо сигнал -MASTER дозволений на якийсь час більше 15 мкс, то зовнішня платня повинна запитати цикл регенерації пам'яті, дозволивши сигнал -REFRESH.

-I/O CH CK [8] [8/16]

Сигнал -I/O CH CK (I/O Channel Check - Перевірка Каналу Введення/висновку) може бути дозволений будь-яким ресурсом на шині як повідомлення про фатальну помилку, яка не може бути виправлена. Типовий приклад такої помилки - помилка парності при доступі до пам'яті. Сигнал - I/O CH CK повинен бути дозволений на якийсь час не менше 15 нс. Якщо у момент вироблення цього сигналу задатчиком на шині був контроллер ПДП або контроллер регенерації, то сигнал -I/O CH CK буде записаний в регістр на материнській платі, а оброблений тільки після того, як центральний процесор стане задатчиком на шині.

Цей сигнал, як правило, сполучений з входом немаскованого переривання ЦП і його виробітку приводить до припинення нормальної роботи комп'ютера.

RESET DRV [8] [8/16]

Сигнал RESET DRV (Reset Driver - Скидання Пристрою) виробляється центральним процесором для початкової установки всіх ресурсів доступу на шині після включення живлення або падіння його напруги. Мінімальний час дозволи цього сигналу - 1 мс.

ОСОБЛИВОСТІ ДЛЯ ЗОВНІШНЬОЇ ПЛАТНІ

Зовнішня платня на весь час вироблення цього сигналу повинна перевести свої виходи в третій стан.

SYSCLK [8] [8/16]

Сигнал SYSCLK (System Clock - системна частота) в даній книзі приймається рівною 8Мгц, хоча, як правило, ця частота така ж, як і тактова частота центрального процесора на материнській платі, але з 50% (по тривалості) рівнем логічної "1". (меандр зі шпаруватістю 2). Всі цикли шини пропорційні SYSCLK, але всі сигнали на шині, за винятком -0WS, не синхронізовані з SYSCLK.

OSC [8] [8/16]

Сигнал OSC виробляється материнською платою завжди фіксованою частотою 14.3818Мгц з 45-55% (по тривалості) рівнем логічної "1". Сигнал OSC не синхронізований ні з SYSCLK ні з яким-небудь іншим сигналом на шині і тому не може бути використаний для застосувань, що вимагають синхронізації з іншими сигналами. Історично цей сигнал з'явився для підтримки перших контроллерів кольорових моніторів для персональних комп'ютерів серії IBM PC. Цей сигнал зручний для використовування зовнішньою платнею, оскільки він однаковий для всіх моделей комп'ютерів, сумісних з IBM PC/AT.

4. Сигнали переривання

Група сигналів переривання використовується для запиту на переривання центрального процесора;IRQ (InterruptRequest – запит на переривання).

ПРИМІТКА: Звичайно сигнали запиту на переривання приєднані до контроллера переривань типа Intel 8259A. Не дивлячись на те, що доступ до контроллерів переривань (як до ПВВ) має будь-який задатчик на шині, для сумісності програмного забезпечення тільки центральний процесор може обслуговувати контролер переривань.

IRQ<15,14,12,11,10> [8/16] IRQ<9,7...3> [8]

Переривання може бути запитане ресурсами як на материнській платі, так і на зовнішній платні дозволом відповідного сигналу IRQ. Сигнал повинен залишатися дозволеним до підтвердження переривання центральним процесором, яке, як правило, полягає в доступі ЦП до ресурсу, що запитав переривання.

Ці сигнали підтримують цикли пересилки даних при прямому доступі в пам'ять.

ПРИМІТКА: Канали ПДП <3...0> підтримують тільки пересилки 8-розрядних даних. Канали ПДП <7...5> підтримують пересилки тільки 16-розрядних даних.

DRQ<7...5,0> [8] [8/16] DRQ<3,2,1> [8]

Сигнали DRQ (DMA Request - запит на ПДП) дозволяються ресурсами на материнській платі або зовнішньою платнею для запиту на обслуговування контролером ПДП або для захоплення шини. Сигнал DRQ повинен бути дозволений до тих пір, поки контролер ПДП не дозволить відповідний сигнал -DACK.

-DACK<7...5,0> [8] [8/16] -DACK<3,2,1> [8]

Сигнали -DACK (DMA Acknowledge - підтвердження ПДП) дозволяються контролером ПДП як підтвердження сигналів запитів DRQ<7...5,3...0>. Дозвіл відповідного сигналу -DACK означає, що або цикли ПДП будуть початі, або зовнішня платня захопила шину.

T/C [8] [8/16]

Сигнал T/C (Terminal Count - Закінчення рахунку) дозволяється контроллером ПДП тоді, коли по якому-небудь з каналів ПДП буде закінчений рахунок числа пересилок даних, тобто всі пересилки даних виконані.

Живлення

Для живлення зовнішньої платні на шині ISA використовуються 5 напруг живлення постійного струму: +5 У, -5 В, +12 У, -12 В, 0 В (корпус - Ground). Всі лінії живлення заведені на 8-розрядний роз'єм, окрім однієї лінії по +5 У і однієї лінії корпусу на додатковому роз'ємі.

Максимально допустимі струми споживання для зовнішньої платні по кожній напрузі живлення приведені в табл. 1.

Таблиця 1. Максимальні струми споживання зовнішньою платнею

Напруга	[8]	[8/16]
+5 В	3,0 А	4,5 А
+12 В	1,5 А	1,5 А
-5 В	1,5 А	1,5 А
-12 В	1,5 А	1,5 А

УВАГА! Дані, приведені в табл. 1, не означають, що кожна зі встановленої в слоти зовнішньої платні може споживати такі струми. Таблиця інформує тільки про те, які струми дозволяється пропускати через роз'єм (роз'єми) зовнішньої платні. Загальні допустимі струми споживання для всієї зовнішньої платні як правило, обмежуються джерелом живлення комп'ютера (100- 300 Вт).

3. Електричні характеристики ISA

Вихідні каскади пристроїв вводу-виводу повинні забезпечувати струм низького рівня більше 24 мА і високого рівня більше 3 мА.

Вхідні каскади приймачів ПВВ повинні споживати струм низького рівня менше 0,8 мА, а високого – 0,04 мА. Максимальна довжина провідника від роз’єму ISA до мікросхеми на платі менша 65 мм, ємність кожного контакту менше 20 пФ.

Для ISA діапазон адрес знаходиться у межах 100 – 3FFh.

Для пристроїв вводу-виводу системні адреси розподілені наступним чином:

378-37F: паралельний портLPT1

278-27F: паралельний портLPT2

300-31F: прототипні плати

360-36F: резервні адреси

3F8-3FF: послідовний порт COM1

Цикли шини ISA завжди асинхронні по відношенню до SYSCLK. Різні сигнали дозволяються і забороняються у будь-який час; усередині допустимих інтервалів сигнали відгуку можуть також бути вироблені у будь-який час.

На шині існують 4 індивідуальні типи циклів:

1) Доступ до Ресурсу, ПДП, Регенерація, Захоплення Шини.

Рис. Часові діаграми циклів запису і зчитування

1) Цикл запису в пам’ять, ПВВ

2) Цикл зчитування з пам’яті, ПВВ

Цикл Доступу до Ресурсу виконується, якщо центральний процесор або зовнішня платня як задатчиків обмінюються даними з різними ресурсами на шині. Цикл ПДП виконується, якщо контроллер ПДП є задатчиком на шині і виконує цикли передачі даних між пам'яттю і УВВ. Цикл Регенерації виконується тільки контроллером регенерації для регенерації мікросхем динамічної пам'яті. Цикл Захоплення Шини виконується зовнішньою платнею для того, щоб стати задатчиком на шині.

Структурно цикли відрізняються по типу задатчика на шині і видами ресурсів доступу на ній. Усередині типу циклу існують різні види його, обумовлені різною тривалістю кожного вигляду.

Існують три типи циклу Доступу до Ресурсу:

· цикл з 0 тактів очікування - цей цикл найкоротший зі всіх можливих;

· нормальний цикл - при виконанні такого циклу ресурс доступу не забороняє сигнал готовності I/O CH RDY - далі цикл такого вигляду називатиметься просто нормальним;

· подовжений цикл - при виконанні такого циклу ресурс доступу забороняє сигнал готовності I/O CH RDY на якийсь час, необхідне ресурсу для прийому або передачі даних - далі цикл такого вигляду називатиметься подовженим.

У циклах ПДП і Регенерація теж існують два види: нормальний і подовжений, виходячи з таких же, описаних вище за умови.Нижче всі типи циклів будуть детально описані і, окрім цього, в гл. 6 приведені тимчасові діаграми всіх типів циклів.

Цикл Доступу до Ресурсу

Центральний процесор починає цикл Доступу до Ресурсу виробленням сигналу BALE, що повідомляє всі ресурси про істинність адреси на лініях SA<19...0>, а також для фіксації ресурсами адреси по лініях LA<23...17>. Ресурси повинні повідомляти ЦП дозволом сигналу -MEM CS16 або -I/O CS16 про те, що цикл повинен бути 16- розрядним; інакше цикл буде завершений як 8-розрядний. ЦП також виробляє команди -MEMR, -MEMW, -IORC і -IOWC визначаючі тип ресурсу (пам'ять або УВВ), а також напрям передачі даних. Якщо доступ до пам'яті в першому мегабайті адресного простору, то також дозволятиметься сигнал -SMEMR або -SMEMW. Ресурс доступу, якому необхідно змінити час циклу, повинен відповідати сигналом -0WS або I/O CH RDY для інформування ЦП про тривалість циклу доступу.