Генератор опорной частоты при подключении к выводам XTAL1 и XTAL2 кварцевого резонатора обеспечивает высокую стабильность частоты, определяемую основной частотой возбуждения кварцевого резонатора.
Выход генератора опорной частоты выведен на внешний вывод OSC и соединен внутри микросхемы со счетчиком-делителем, входящим в состав тактового генератора. Тактовый генератор состоит из счетчика-делителя на 9, логических дешифраторов, формирующих требуемые тактовые импульсы, выходных формирователей и вспомогательных логических схем и триггеров для генерации выходных сигналов: Ф1.Ф2.Ф2Т, STSTB, Тактовые импульсы Ф1 и Ф2 управляют МОП-входами микропроцессора КР580ВМ80А. Тактовый импульс Ф2Т используется для управления ТТЛ-входами в режиме прямого обращения к памяти.
Отрицательный сигнал STSTB, длительность которого равна одному периоду частоты опорного генератора, формируется микросхемой КР580ГФ24 при поступлении на ее вход с микропроцессора КР580ВМ80А сигнала SYNC “Синхронизация”, свидетельствующего о начале машинного цикла.
При поступлении входного сигнала RESIN микросхема КР580ГФ24 с помощью триггера Шмитта и триггера Т1 вырабатывает сигнал RESET, синхронизированный с тактовым сигналом Ф2, По сигналу RESET осуществляется установка в исходное состояние различных устройств микропроцессорной системы.
Наличие в микросхеме триггера Шмитта позволяет подавать на вход RESIN сигнал с пологим фронтом. С помощью триггера Т2 осуществляется стробирование входного сигнала RDYIN “Готовность” тактовым сигналом Ф2.
Условное обозначение регистра представлено в Приложении 1 (DD2)
1.2.3 Системный контроллер КР580ВК38
Микросхема КР580ВК38 выполняет функцию системного контроллера и шинного формирователя, осуществляет формирование управляющих сигналов обращения к ОЗУ или к устройствам ввода/вывода (УВВ) и обеспечивает прием и передачу 8-разрядной информации между шиной данных микропроцессора и системной шиной.
Формирование сигналов I/OW, MEMW в данной микросхеме происходит относительно сигнала STSTB “Строб состояния”, что позволяет при применении в микропроцессорной системе микросхемы КР580ВК38 использовать ЗУ и УВВ с более широким диапазоном быстродействия. Двунаправленный шинный формирователь осуществляет буферирование 8-разрядной шины данных и автоматический контроль направления передачи данных.
Подключение системного контроллера к шине данных микропроцессора осуществляется с помощью двунаправленных выводов DO—D7, к системной шине—с помощью двунаправленных выводов ‘DO—‘D7. При необходимости с помощью сигнала BUSEN “Управление системной шиной” выводы ‘DO—‘D7 системного контроллера могут быть переведены в состояние “Выключено”.
Регистр состояния выполнен на шести D-триггерах и предназначен для хранения информации о состоянии микропроцессора, поступающей по шине данных DO—D7. Запись в регистр состояния осуществляется по сигналу STSTB, поступающему в начале каждого машинного цикла.
Декодирующая матрица в зависимости от режима работы микропроцессора, зафиксированного в регистре состояния, и входных управляющих сигналов HLDA, WR, DBIN формирует сигнал INTA “Подтверждение прерывания” или сигналы чтения/записи при обращении к ОЗУ или УВВ. Условное обозначение системного контроллера представлено в Приложении 1 (DD5)
1.2.4 Постоянное запоминающее устройство (ПЗУ) КР568РЕ1
Микросхема представляет собой статическое постоянное запоминающее устройство ёмкостью 16384 бит (2048*8) с полной дешифрацией адреса, выходными усилителями и схемой управления “Выбор ИС”. Содержит 17784 интегральных элементов. Условное обозначение ПЗУ представлено в Приложении 1 (DD6 – DD8, DD16)
Выводы ПЗУ:
1– выбор ИС;
11,13,14,10,15,16,17,18,19,20,21 – адресные входы;
2,3,4,5,6,7,8,9 – выходы;
12 – общий;
23 – напряжение питания Uп2;
24 – напряжение питания Uп1;
Основные характеристики ПЗУ:
Номинальное напряжение питания Uп1 …………… 12 В±10%
Номинальное напряжение питания Uп2 …………… 5 В±10%
Выходное напряжение низкого уровня………………. ≤ 0,4 В
Выходное напряжение высокого уровня……………. ≥ 2,6 В
Ток потребления……………………………………..… ≤ 50 мА
Ток утечки на выходе…………………………….….…≤ 20 мкА
Удельная потребляемая мощность…………………....≤ 2,4 мкВт/бит
Потребляемая мощность…………………………..…..≤ 300 мВт
Время выборки адреса…………………………………≤ 550 нс
Время цикла……………………………………………≥ 800 нс
Входная (выходная) ёмкость…………………………≤ 10 пФ
1.2.5 Оперативное запоминающее устройства (ОЗУ) К541РУ2
Микросхема представляет собой статическое оперативное запоминающее устройство на 4096 бит (1024x4) со схемами разрядного и адресного управления.
Тип корпуса 2107.18-1. Условное обозначение ОЗУ представлено в Приложении 1 (DD12 – DD15) Таблица истинности приведена в Таблице 1
Выводы ОЗУ:
8 - вход сигнала “Выбор микросхемы”;
1,2,3,4,5,6,7,15,16,17 - адресные входы A0-A9;
11,12,13,14 – выход информации D0-D3;
9 - общий;
10 - вход сигнала “Запись” WR;
18 - напряжение питания.
Таблица 1
| Режимы | Вход | Вход/Выход | |
| CS | WR | DI/D0 | |
| Запись | 0 | 0 | DI |
| Хранение | 1 | X | Z |
| Считывание | 0 | 1 | D0 |
Основные характеристики ОЗУ:
Номинальное напряжение питания…………………5 В±5%
Выходное напряжение низкого уровня……………≤ 0,45 В
Выходное напряжение высокого уровня…………≥ 2,4 В
Напряжение на антизвонном диоде………………..≥ -1,5 В
Входной ток низкого уровня ………………………≤ 400 мкА
Выходной ток высокого…………………………….. ≤50 мкА
Ток потребления……………………………………… ≤ 100 мА
Время выборки адреса………………………………≤ 120 нс
Время доступа…………………………………………≤40 нс
Время выборки разрешения…………………………≤ 35 нс
Время выборки хранения…………………………….≤35 нс
Время выборки записи…………………………….…≤ 35 нс
Время выборки считывания……………………….…≤ 40 нс
Входная емкость.………………………………………≤ 5 пФ
Выходная емкость………………………………..……≤ 8 Пф
Микросхема представляет собой программированный контроллер прерываний, который обслуживает до восьми запросов на прерывание ЦП, поступающих от внешних устройств по линии IRO – IR7.
Схема сопряжения с шиной данных - обеспечивает взаимодействие микросхемы с внешней шиной данных, используя сигналы CS, WR, RD, A0 коммутирует внутренние цепи. Низкий уровень (0) на входе CS разрешает подключение м/с к шине, высокий уровень переводит ее выходы в отключенное состояние. Сигнал на входе A0 определяет, какой регистр будет выбираться при операциях чтения и записи: 1- будет выбран маски, 0 - будет выбран регистр управления / состояния или один из системных регистров, в зависимости от предыдущих команд. По низкому сигналу на входах WR (RD) производится запись (чтение ) выбранного регистра, при этом на входе CS должен быть низкий уровень.
Регистр запросов IRR (Interruptrequestregister) - отдельные его биты отвечают входам IRQ. 1 в соответствующем разряде показывает, что по соответствующему входу имеется запрос.
Регистр состояния / выполнения ISR (InterruptStatusRegister) - отдельные его биты отвечают за то, какие прерывания в данный момент обрабатываются.
Регистр маскирования IMR (InterruptMaskRegister) - 1 в соответствующем разряде запрещает обработку своего запроса.
Схема контроля приоритетов - определяет порядок выполнения запросов, полученных по различным входам IRQ.
Режимы работы контроллера :
1. Режим фиксированных приоритетов. В этом режиме приоритеты расставляются в следующем порядке : 7( низший приоритет ) - у входа IRQ7, ..., 0( высший ) - у входа IRQ0. Обработка запроса с меньшим приоритетом задерживается до окончания обработки запроса с более высоким приоритетом. Этот режим устанавливается после операции сброса.
2. Режим автоматического сдвига приоритетов. В этом режиме последнее обработанное прерывание получает низший приоритет, приоритеты остальных входов циклически сдвигаются ( см. таблицу ).
3. Режим программного сдвига приоритетов. Аналогичен предыдущему, но дно приоритетов устанавливается на прерывание с программно указываемым номером.
4. Автоматическое завершение прерывания AEOI. В этом режиме контроллер сбрасывает флаг обработки в ISR сразу же после получения ответа от процессора по линии INTA, т.е. в контроллер не надо посылать команду завершения прерывания EOI. Однако не рекомендуется использовать этот режим, т.к. подпрограмма обработки для такого режима должна допускать повторное вхождения, а также возможна потеря порядка данных, получаемых по прерыванию. В этом режиме контроллер "думает", что обработка прерывания происходит мгновенно.
5. Режим специальной маски. В этом режиме можно забыть о порядке приоритетов прерываний и обработать имеющиеся запросы в том порядке, в каком удобнее. После отмены режима старый порядок приоритетов сохраняется.
6. Режим опроса. В этом режиме прерывания как таковые не происходят вообще. Программа пользователя должна сама опрашивать содержимое регистра IRR и обрабатывать появление 1 в его разрядах как запрос.
Размещение приоритетов в режиме сдвига приоритетов
Вход IRQ с высшим приоритетом
IRQ0 0 1 2 3 4 5 6 7
IRQ1 7 0 1 2 3 4 5 6
IRQ2 6 7 0 1 2 3 4 5
IRQ3 5 6 7 0 1 2 3 4
IRQ4 4 5 6 7 0 1 2 3
IRQ5 3 4 5 6 7 0 1 2
IRQ6 2 3 4 5 6 7 0 1
IRQ7 1 2 3 4 5 6 7 0
Условное обозначение ОЗУ представлено в Приложении 1 (DD17)
Выводы КПП:
27 – А0 - Сигнал выбора регистра, Адрес;
4-11 - D7-D0 - Шина данных;