Счетчик команд. Регистр DPTR. Память. Порты
Счетчик команд (PC) предназначен для формирования текущего 16-разрядного адреса программной памяти и 8/16-разрядного адреса внешней памяти данных.
В состав счетчика команд входят 16-разрядные буфер PC, регистр указателя данных DPTR, регистр PC, схема инкремента, регистр адреса памяти.
Буфер PC осуществляет связь между 16-разрядной шиной PC к восьмиразрядной магистралью данных, обеспечивая запись, хранение и коммутацию информации.
Регистр указателя данных (DPTR) предназначен для хранения 16-разрядногс адреса внешней памяти данных. Состоит из двух восьмиразрядных регистров DPH и DPL, входящих в блок регистров специальных функций. Они программно доступны и могут использоваться в качестве двух независимых РОН, если нет необходимости в хранении 16-разрядного адреса внешней памяти данных. В регистре PC хранится текущий 16-разрядный адрес памяти программ. Схема инкремента увеличивает текущее значение 16-разрядного адреса памяти программ на единицу.
Регистр адреса памяти предназначен для записи и хранения исполнительного 16-разрядного адреса памяти программ или 8/16-разрядного адреса внешней памяти данных, а также для передачи данных на порт Р0 при выполнении команд MOVX @Ri, А и MOVX @DPTR, А, обеспечивающих запись данных через порт Р0 во внешние устройства через порты Р0, Р1, Р2, РЗ.
Порты Р0, Р1, Р2, РЗ являются двунаправленными портами ввода-вывода и предназначены для обеспечения обмена информацией ОМЭВМ с внешними устройствами, образуя 32 линии ввода-вывода. Каждый из портов содержит фиксатор-защелку, который представляет собой восьмиразрядный регистр, имеющий байтовую и битовую адресацию для установки (сброса) разрядов с помощью программного обеспечения.
Физические адреса фиксаторов Р0, Р1, Р2, РЗ составляют для:
Р0 — 80Н, при битовой адресации 80Н—87Н;
Р1 — 90Н, при битовой адресации 90Н—97Н;
Р2 — А0Н, при битовой адресации А0Н—А7Н;
РЗ — В0Н, при битовой адресации В0Н—В7Н.
Помимо работы в качестве обычных портов ввода/вывода линии портов Р0—РЗ могут выполнять ряд дополнительных функций, описанных ниже.
Через порт Р0:
— выводится младший байт адреса А0—А 7 при работе с внешней памятью программ и внешней памятью данных;
— выдается из ОМЭВМ и принимается в ОМЭВМ байт данных при работе с внешней памятью (при этом обмен байтом данных и вывод младшего байта адреса внешней памяти мультиплексированы во времени);
— задаются данные при программировании внутреннего ППЗУ и читается содержимое внутренней памяти программ.
Через порт Р1:
— задается младший байт адреса при программировании внутреннего ППЗУ и при чтении внутренней памяти программ.
Через порт Р2:
— выводится старший байт адреса А 8—А15 при работе с внешней памятью программ и внешней памятью данных (для внешней памяти данных — только при использовании команд MOVXA,@DPTR и MOVX @DPTR,A, которые вырабатывают 16-разрядный адрес);
— задается старший байт (разряды А8—А14) адреса при программировании внутреннего ППЗУ и при чтении внутренней памяти программ.
Каждая линия порта РЗ имеет индивидуальную альтернативную функцию:
РЗ. 0 — RxD, вход последовательного порта, предназначен для ввода последовательных данных в приемник последовательного порта;
РЗ. 1 — TxD, выход последовательного порта, предназначен для вывода последовательных данных из передатчика последовательного порта;
РЗ. 2 — INT0, используется как вход 0 внешнего запроса прерывания;
РЗ. 3 — INT1, используется как вход 1 внешнего запроса прерывания;
РЗ. 4 — Т0, используется как вход счетчика внешних событий Т/С 0;
РЗ. 5 — Т 1, используется как вход счетчика внешних событий Т/С 1;
РЗ. 6— WR, строб записи во внешнюю память данных, выходной сигнал, сопровождающий вывод данных через. порт Р0 при использовании команд MOVX @Ri,A и MOVX @DPTR, А.
РЗ. 7 — RD, строб чтения из внешней памяти данных, выходной сигнал, сопровождающий ввод данных через порт Р0 при использовании команд MOVXA,@Ri и MOVX A,@DPTR.
Альтернативная функция любой из линий порта РЗ реализуется только в том случае, если в соответствующем этой линии разряде фиксатора-защелки содержится "1". В противном случае на линии порта РЗ будет присутствовать "0".
Электрические параметры портов Р0—РЗ приведены в табл 1. Выход триггера Q может быть подключен на внутреннюю шину ОМЭВМ через буфер В1 сигналом "Чтение защелки", что обеспечивая возможность программного чтения содержимого фиксатора. Значение сигнала непосредственно на выводе порта может быть программно считано па внутреннюю шину ОМЭВМ через буфер В2, управляемый внутренним сигналом "Чтение выводов". Часть команд ОМЭВМ при чтении порта активизируют сигнал "Чтение защелки", другая часть команд — сигнал "Чтение выводов".
Выходные каскады порта Р0 (образованы транзисторами Nl, N) и порта Р2 (образованы транзисторами Nl, N2, N) через мультиплексоры MX могут подключаться либо к выходу защелок, либо к внутренним шинам "Адрес/данные" и "Адрес". Последнее используется при обращении к внешней памяти. Во время обращения к внешней памяти содержимое защелок порта Р2 не изменяется. В аналогичной ситуации в защелки порта Р0 всегда автоматически записываются "1" во все разряды.
Если защелка вывода порта РЗ содержит "1", то выходным каскадом управляет внутренний сигнал обеспечивающий выполнение соответствующей альтернативной функции. Если альтернативная функция предполагает, что данный вывод порта РЗ является входом, то значение уровня сигнала на нем поступает на внутреннюю линию "Альтернативная функция входа".
Все выводы портов Р1, Р2 и РЗ имеют внутренние подключенные к питанию подтягивающие резисторы. Каждый вывод указанных портов может независимо от других использоваться как вход или как выход. Для использования вывода в качестве входа необходимо, чтобы его защелка содержала "1", которая при этом запирает выходной транзистор N. Из-за наличия внутреннего подтягивающего резистора выводы портов Р1, Р2, РЗ в режиме "оборванный вход" имеют уровень "1". Благодаря этой особенности порты Р1, Р2, РЗ иногда называют "квазидвунаправленными".
Порт Р0 не имеет внутренних подтягивающих резисторов. Транзистор N1 в выходном каскаде выводов порта Р0 открыт только когда через эти выводы выдается "1" при обращениях к внешней памяти. Во всех других режимах работы транзистор NI заперт. Таким образом, в случае использования порта Р0 в качестве выходного порта общего назначения, необходимо устанавливать на его выводах внешние подтягивающие резисторы для задания уровня "1". Запись "1" в защелку вывода порта Р0 закрывает транзистор N и при отсутствии внешнего подтягивающего резистора переводит вывод в высокоимпедансное состояние. При этом данный вывод может использоваться в качестве входа. Если порт Р0 используется в качестве порта ввода/вывода общего назначения, каждый из его выводов может независимо от других работать как вход или как выход. Порт Р0 является в чистом виде двунаправленным портом.
Все разряды фиксаторов-защелок портов Р0—РЗ по сбросу устанавливаются в" 1". Если защелка вывода порта содержит "0", то для настройки данного вывода на ввод необходимо записать в защелку "1".
При выполнении команды записи в порт новое значение записывается в защелку в фазе S6P2 последнего машинного цикла команды. Однако, новое содержимое защелки выводится непосредственно на выходной контакт порта только в фазе S1P1 следующего машинного цикла.
При переходе выводов портов Р1, Р2 и РЗ из состояния "0" в состояние "1" для уменьшения времени переключения используется дополнительный транзистор N1, который включается на время, равное двум периодам tbq тактовой частоты ОМЭВМ fBQ (транзистор N1 открыт в течение фаз S1P1 и S1P2 машинного цикла, в котором происходит смена состояния вывода порта). В открытом состоянии транзистор N1 обеспечивает ток приблизительно в 100 раз больший, чем постоянно открытый транзистор N2.
Рассматриваемый выходной каскад содержит три р-канальных МОП транзистора (Р1, Р2, РЗ), подключенных к источнику питания, и один п-МОП транзистор, подключенный к общей шине. Можно отметить, что п-МОП транзисторы, используемые в выходных каскадах ОМЭВМ серий 1816 и 1830 открыты, когда на их затворах логическая "1" и закрыты, когда на их затворах логический "0". р-МОП транзисторы, наоборот, открыты, когда на их затворах "0" и закрыты, когда на затворах "1".
Транзистор Р1 на рис. 2 включается на два периода TBQ для уменьшения времени переключения при переходе вывода порта из состояния "0" в состояние "1". Как только открывается транзистор Р1, сигнал с выхода порта через инвертор поступает на затвор транзистора РЗ и также открывает его. Этот инвертор и транзистор РЗ образуют триггер, который удерживает состояние логической "1" на выходе порта после того, как транзистор Р1 закрывается.
Для предотвращения подобной ситуации служит транзистор Р2, работающий в противофазе с транзистором N. После исчезновения помехи транзистор Р2 через инвертор вновь откроет транзистор РЗ. Мощность транзистора Р2 приблизительно в 10 раз меньше мощности транзистора РЗ.
Команды чтения портов ОМЭВМ делятся на две категории: команды, считывающие информацию с выходов защелок, и команды, считывающие информацию непосредственно с внешних контактов выводов порта. Команды, считывающие информацию с выходов защелок, реализуют так называемый режим "Чтение— Модификация—Запись", заключающийся в том, что команда считывает состояние защелки, при необходимости модифицирует полученное значение и записывает результат обратно в защелку.
Ниже приводятся команды, работающие в режиме "Чтение—Модификация-Запись". Во всех случаях, когда операндом и регистром назначения результата является порт или бит порта, команды считывают информацию с выходов защелок, а не с внешних контактов выводов порта. ANL (логическое И, например, ANL Р1, А) ORL (логическое ИЛИ, например, ORL Р2,А) XRL (логическое ИСКЛЮЧАЮЩЕЕ ИЛИ, например, XRL РЗ,А) JBC (переход, если бит = 1 и очистка бита, например, JBC Р1 .I,LABEL) CPL (инверсия бита, например, CPL РЗ. 0) INC (инкремент, например, INC Р2) DEC (декремент, например, DEC Р2)