Счетчики и делители (стр. 2 из 2)

У синхронного счетчика со сквозным переносом счетным входом является объединенный вход синхронизации Cвсех триггеров, благодаря чему они переключаются одновременно. Информационный вход первого триггера становится входом разрешения режима счета Е (на рис. 4, а обозначение входов для данного варианта показано в скобках, а условное изображение приведенона рис. 4,г). При E’ = 1 все сигналы T’_I=0, и счетчик находится в режиме хранения. При Е' = 1 устанавливается режим счета.

Время переноса и время установления здесь такие же, как и у асинхронного счетчика. Однако поскольку в асинхронном счетчике в течение всего времени T_УСТ идет непрерывное (с задержкой t_ЗД.СР) переключение триггеров, то для съема информации необходимо дополнительное время, т.е. увеличение периода следования входных импульсов. В синхронном счетчике триггеры переключаются одновременно (по счетному импульсу) и лишь потом происходит перенос в цепи логических элементов. Значит, для съема информации дополнительного времени не требуется – можно использовать время T_ПЕР. В этом смысле быстродействие синхронного счетчика выше, чем асинхронного.

4. Счетчики и делители с коэффициентомпересчета, отличным от 2ⁿ

Большое распространение получили счетчики и делители с K_n≠ 2ⁿ. Так, в цифровых индикаторных устройствах доминируют двоично-десятичные счетчики (K_n= 10).

Принцип построения счетчиков с K_n≠ 2ⁿсводится к следующему. Берут такое число nтриггеров, чтобы выполнялось условие

.

Затем схемным путем исключают 2ⁿ-K_n, избыточных состояний. Чаще всего исключают старшие состояния, реже – младшие или промежуточные. Делается это либо с помощью дешифратора определенного состояния, который своим выходным сигналом принудительно устанавливает счетчик в исходное состояние, либо с помощью обратных связей между триггерами.

На рис. 5 приведен пример декадного (двоично-десятичного) счетчика с исключением старших избыточных состояний.

Начальное состояние у него нулевое: A₀{0000}. При поступлении входных импульсов счет идет как в обычном двоичном счетчике. Как только устанавливается состояние A₁₀ {1010}, на выходе элемента И, играющего роль дешифратора, вырабатывается сигнал y=Q₁Q₃=1, и счетчик принудительно переводится в начальное состояние A₀.

Рис. 5

Примером использования обратных связей для исключения избыточных состояний может служить ИС 133ИЕ2 (рис. 6,а). Она содержит T-триггер D1 и двоично-пятеричный счетчик на триггерах D2, D3, D4. Благодаря обратной связи с выхода Q₃ триггера D4 на вход Jтриггера D2, а также обратной связи в самом триггере D4 (с выхода Q₃ на вход К), обеспечивается соответственно блокировка действия пятого счетного импульса на триггер D2 и установка триггера D4 пятым импульсом в нулевое состояние (рис. 6,б). Таким образом, после пятого импульса получается A₀ {000}.

Рис. 6

Если выход Q₀ триггера D1 соединить со входом +1СТ, а счетные импульсы подавать на вход +1Т, то счетчик становится двоично-десятичным с K_n= 10.

Как отмечалось ранее, принцип построения делителей во многом аналогичен принципу построения счетчиков. Они имеют, как правило, один выход, на котором за интервал пересчета появляется импульсов в коэффициент деления раз меньше, чем поступают на вход

.

Выделяются эти импульсы с помощью дешифратора состояний.

Менять коэффициент K_ДЕЛ в делителях можно так же, как счетчиках с K_n≠ 2ⁿ, т.е. путем исключения различного числа избыточных состояний, но и программно – с помощью внешних управляющих сигналов. Такой способ реализован, например, в ИС 564ИЕ15. Она позволяет получать К_ДЕЛ = 3...21327 с шагом единица.

Нашел распространение также способ, при котором коэффициент пересчета счетчика, составляющего основу делителя, не меняется, а производится выбор дешифраторов, настроенных на выделение различных состояний счетчика. Данный способ построения делителей иллюстрируется на примере ИС 133ИЕ8 (рис. 7).

Рис. 7

Делитель состоит из шестиразрядного двоичного счетчика с параллельным переносом, дешифраторов состояний на ЛЭ1…ЛЭ6, выходы которых объединены в один выход yэлементом ИЛИ-НЕ (ЛЭ7), а также дешифратора-формирователя сигнала переноса CRи вспомогательных логических элементов. Каждый дешифратор включается в работу при подаче на него управляющего сигнала K’_i= 1.

Дешифраторы настроены на выделение неодинаковых состояний. Например, дешифратор на ЛЭ1 выделяет состояния 0, 2, 4 и т.д. через 2, на ЛЭ2 - 1, 5, 9 и т. д. через 4 на ЛЭ3 – 3, 11, 19 и т.д. через 8. Поэтому сигналы (импульсы) на выходах дешифраторов во времени не совпадают, и на общем выходе yполучается их сумма.

Таким образом, за один цикл работы, который содержит 2⁶ = 64 входных импульсов, число импульсов на выходе yбудет меньше и определяется числом

в соответствии с кодовой комбинацией на входах K₀…K₅. Коэффициент деления

.

Если только один из сигналов K’_i= 1, то N_ВЫХ = 2ⁱи коэффициент деления – целое число. В остальных случаях коэффициент деления – число дробное.

Следует обратить внимание на то, что если входная последовательность импульсов периодическая, то выходная последовательность будет периодической только тогда, когда коэффициент деления - целое число, в других случаях выходные импульсы распределены во времени неравномерно.

С целью увеличения диапазона перестройки коэффициента деления, микросхемы соединяют последовательно. Сигналы переноса играют роль входных по отношению к последующим микросхемам.