Цифрове діаграммоутворення (стр. 8 из 10)

На властивостях оцінок за методом Кейпона з урахуванням взаємного впливу каналів ЦАР прояв зміни ВСШ та довжини сигнальної вибірки має той же характер, що і без врахування ефекту взаємного впливу. Основну роль відіграє відповідність числа каналів, вплив яких компенсується при обробці сигналів, кількості каналів решітки, що реально впливають. Чим менше кутове рознесення сигналів, тим більше повинна бути ця відповідність.

а) б) в)

Рис. 3.9. Оцінки за методами: а) – Бартлета, б) – Кейпона, в) – MUSIC.

3.3. Використання запропонованої методики на прикладі плоскої ЦАР при роздільній обробці інформації

Згідно п. 1.3., при проведенні роздільної обробки інформації в системі зв’язку з ЦДУ на базі плоскої ЦАР врахування взаємного впливу АЕ можливо проводити незалежно за двома площинами. Для прикладу, на рис. 20 наведені спектральні оцінки за методами Бартлета та Кейпона для 2 ДВ з кутовими координатами в 2 площинах відповідно: 1 ДВ – (-12; -5)⁰; 2 ДВ – (-8; 10)⁰.

Рис. 3.10. Оцінки за методами Бартлета та Кейпона в 2 площинах при моделюванні обробки інформації в плоскій ЦАР типу “Хреста Мілса”.

При цьому розглядалась плоска ЦАР типу “Хреста Мілса”.

При аналізі отриманих спектральних оцінок підтвердились основні положення про властивості методів, що використовуються.

3.4 Перспективи розвитку цифрового сегменту системи зв’язку з цифровою антенною решіткою

На сьогодні, у системах зв’язку подвійного призначення основний акцент став зміщатися на впровадження технології програмної архітектури радіозасобів (Software Defined Radio, SDR). Як відзначалося в [33], вона дозволяє забезпечити роботу з різними стандартами і протоколами зв’язку, їх оперативною заміну на нові, оптимізацію архітектури обладнання за ресурсами та функціональністю під конкретну розв’язувану задачу.

У підтвердження цього, навесні 2008 р. у рамках празького симпозіуму "Інформаційні системи і технології" [34] відбулася презентація проекту TACOMS POST-2000 [35]. Він розглядається в якості методології інтелектуальних телекомунікацій, покликаних забезпечити для НАТО можливість ведення коаліційних мережецентричних операцій. Відповідну групу стандартів в ініціативному порядку розробляють вчені та промисловці 15 країн. Стандарти проекту TACOMS POST-2000 засновані на підтримці протоколів тактичного Інтернету (від ІРv4 до ІРv6) з використанням наземних, повітряних і космічних ретрансляторів. Серед основних переваг TACOMS POST-2000 слід зазначити: можливість передачі файлів, відео- і інших мультимедійних даних; підтримку глобальної мобільності за рахунок абсолютної адресації всіх користувачів в адресному просторі ІРv6; велику ємність абонентських каналів, їх взаємну сумісність; захищеність каналів передачі даних при високій швидкості трафіку (до 1 Гбіт/с).

Проект спрямований на реалізацію концепції представлення бойових систем як інтеграції мереж сенсорних засобів, мереж вузлів управління та вогневих комплексів. Вони будуються на SDR-системах, і в рамках індустріальної консультативної групи НАТО NІAG зараз вивчаються можливості створення відповідної технічної бази SDR силами 10 країн НАТО. Головна перевага SDR на даному етапі – можливість домогтися сумісності різнотипних пристроїв.

Одним з технічних аспектів реалізації розглянутої технології є розвиток відповідної елементної бази, у тому числі програмувальних логічних інтегральних схем (ПЛІС). Слід зазначити, що використання ПЛІС у порівнянні з цифровими сигнальними процесорами в модулях ЦОС, дозволяє жорстко синхронізувати покрокове виконання алгоритмів ЦОС у багатоканальних системах завдяки відмові від використання апаратних переривань.

На ринку України в інтересах відомчих структур вітчизняний виробник масштабно використовує ПЛИС фірми Xilinx (США), наприклад: ОАО “ЧеЗаРа” в оптичних модемах застосовує ПЛІС Virtex-2, а фірма “Пульсар-ЛТД” (м. Дніпропетровськ) аналогічної серії – у модулях ЦОС. З огляду на це, далі доцільно більш докладно зупиниться на ПЛІС Virtex з архітектурою FPGA (Field Programmable Gate Arrays) [33].

Сімейство Virtex дозволяє реалізувати високопродуктивні, великої ємності, цифрові пристрої на одному кристалі. Різке збільшення ефективності реалізацій досягнуто завдяки новій архітектурі, більш ефективної для розміщення і трасування елементів. Усе це дозволяє використовувати кристали Virtex як альтернативу масочно-програмованим вентильним матрицям [36].

Створене на основі досвіду, придбаного при розробках попередніх серій FPGA, сімейство Virtex є революційним кроком вперед, що визначає нові стандарти у виробництві програмованої логіки. Поєднуючи велике розмаїття нових системних властивостей, ієрархію високошвидкісних і гнучких трасировочних ресурсів з передовою технологією виготовлення “кремнію”, сімейство Virtex надає розробнику широкі можливості реалізації швидкодіючих, великий логічної ємності цифрових пристроїв, при значному зниженні часу розробки.

Основними особливостями архітектури кристалів сімейства Virtex є гнучкість і регулярність. Кристали складаються з матриці конфігурованого логічного блоку (КЛБ), що оточена програмувальними блоками вводу-виводу (БВВ). Усі з’єднання між основними елементами (КЛБ, БВВ) здійснюються за допомогою набору ієрархічних високошвидкісних програмованих трасировочних ресурсів. Наявність таких ресурсів дозволяє реалізовувати на кристалі сімейства Virtex навіть самі об’ємні та складні проекти. Кристали сімейства Virtex виконуються на основі статичного ОЗП (Static Random Access Memory – SRAM), тому функціонування кристалів визначається конфігураційними даними, що завантажуються у внутрішні осередки пам’яті. Конфігураційні дані можуть завантажуватися в кристал кількома способами. У ведучому послідовному режимі (Master Serial) завантаження здійснюється з зовнішнього ПЗП і цілком керується самою FPGA Virtex. В інших режимах керування завантаженням здійснюється зовнішніми пристроями.

Конфігураційні дані створюються користувачем за допомогою програмного забезпечення проектування, наприклад: Xilinx Foundation і Alliance Series. Програмне забезпечення містить у собі схемне та текстове введення, моделювання, автоматичне та ручне розміщення, трасування, створення, завантаження та верифікацію завантажувальних даних.

На відміну від попередніх сімейств ПЛІС Xilinx, у серіях Virtex і Spartan градація по швидкодії позначається класом, а не затримкою на логічний осередок. Відповідно, у сімействах Virtex і Spartan чим більше клас, тим вище швидкодія.

З’єднання між КЛБ здійснюється за допомогою головних трасировочних матриць (ГТМ). У свою чергу, ГТМ - це матриця програмувальних транзисторних 2-спрямованих перемикачів, розташованих на перетинанні горизонтальних і вертикальних ліній зв’язку. Кожен КЛБ оточений локальними лініями зв’язку, що дозволяють здійснити з’єднання з матрицею ГТМ. Інтерфейс вводу-виводу VersaRing створює додаткові трасировочні ресурси по периферії кристала. Ці траси поліпшують загальну “трасируємість” пристрою та можливості трасування після закріплення електричних ланцюгів до конкретних контактів.

На сьогодні, фірма Xilinx позиціонує останнє сімейство цієї серії – Virtex-6, що оптимізовано для використання у високотехнологічній апаратурі. У його склад входять 2 підродини, що включають 9 кристалів різної логічної ємності:

- LXT – оптимізовано для виконання високопродуктивних логічних операцій і реалізації високошвидкісних послідовних інтерфейсів;

- SXT – оптимізовано для виконання високопродуктивних операцій ЦОС і реалізації високошвидкісних послідовних інтерфейсів.

Узагальнені параметри кристалів сімейства Virtex-6 представлені на рис. 3.19. При цьому, до основних особливості Virtex-6 варто віднести:

- 40-нм КМОП-технологію виробництва;

- напруга живлення ядра: 1,0 В або 0,9 В;

- зниження енергоспоживання до 50% у порівнянні з Virtex-5;

- підтримку великої кількості стандартів вводу-виводу, у тому числі:

o прийом/передача даних зі швидкістю 1,4 Гбіт/с по кожній диференціальній парі контактів;

o підтримка 1,2 і 2,5-В стандартів вводу-виводу;

o програмована затримка вводу-виводу;

o цифровий контроль імпедансу;

- новий логічний осередок з 6-входовими таблицями LUT (Look-Up Table) і двома тригерами;

- наявність великого числа апаратних ядер:

o GTX – 6,5 Гбіт/с прийомо-передавачі;

o Модуль PCI-Express c підтримкою 8-lane Gen1 (2,5 Гбіт/с) і 4-lane Gen2 (5,0 Гбіт/с);

o DSP48E1 – блок ЦОС, що складається з 25x18 множників, 48-бітового акумулятору, передсуматору та регістрів для конвеєризації;

o TEMAC – 10/100/1000 Мбіт/ Ethernet-контролер;

o Block RAM – блок пам’яті ємністю 36 кбіт, який можливо конфігурувати по 2 блоки по 18 кбіт;

o MMCMT – блок керування та синтезу сигналів синхронізації;

o System Monitor – блок моніторингу напруг живлення та температури, як усередині кристала, так і на зовнішніх мікросхемах;