Многопроцессорный вычислительный комплекс (стр. 2 из 4)
Так же в этом блоке реализован механизм отслеживания исключительных ситуаций и организации работы после них. Блок организует передачу данных и адресов по четырем независимым двунаправленным шинам. Для работы с периферийными устройствами блок получает сигнал INT, который показывает, что какому-то ПУ необходимо прервать работу микропроцессорного блока. Блок сопряжения анализирует этот сигнал и выполняет действия, необходимые для передачи прерывания.
4. Блок памяти.
По данным задания к курсовому проекту модуль памяти должен содержать ПЗУ на 256 кбайта и ОЗУ на 640 кбайт. Для обращения к ячейкам памяти используется шестнадцатиразрядная шина адреса ADDRES[0..15]. Так как 386 процессор имеет шестнадцатиразрядную шину данных, то и для работы с памятью используется шестнадцатиразрядная шина. Для работы с модулем памяти используется 4 шины, по две на каждый процессорный модуль, так как в курсовом проекте должна быть реализована многовходовая оперативная память. Через блок сопряжения данные передаются в один из процессорных модулей, либо по каналам ПДП на контроллеры ПУ.
5. Блок контроллеров ПУ.
Включает в себя контроллеры ПУ, которые могут использоваться обоими процессорными модулями.
Связь с процессорами происходит через блок сопряжения по шестнадцатиразрядной шине адреса и восьмиразрядной шине данных. Для прерывания процессоров блоком контроллеров используется сигнал INT. В зависимости от программного обеспечения процессорный блок организует либо программную передачу данных, либо каналы ПДП.
В курсовом проекте рассмотрены только ситуации, которые связаны с передачей данных из процессорных блоков в блок памяти и обратно. Связь между процессорами и контроллерами ПУ и соперничество за них может быть реализовано программно в специализированной операционной системе.
2. Разработка функциональной схемы
Функциональная схема разрабатываемого многопроцессорного комплекса приведена в приложении схема 2.
Рассмотрим структуру данного МПВК на основе блоков, приведенных в структурной схеме.
В блок генератора сигналов включены два одинаковых генератора, по одному для каждого процессора. Генераторами вырабатываются сигналы, на основе которых работает весь МПВК. Генераторы формируют сигналы синхронизирующие работу всех устройств, которые входят в комплекс, включая процессор (CLK); сигналы сброса всех устройств в исходное состояние (RESET); сигналы окончания очередного цикла шины и начала нового цикла (READY). Для генерации сигнала READY используются сигналы: S0,S1; ARDYN,SRDYN (разрешают формирование сигнала READYв соответствии с сигналами ARDY и SRDY соответственно).
Два генератора используются потому, что каждый процессор может выполнять свою функцию и свой цикл шины, так как у каждого есть своя шина.
Блок микропроцессора включает следующие устройства:
- микропроцессор с шестнадцатиразрядными шинами данных и адреса, и управляющими сигналами;
- шестнадцатиразрядный регистр адреса и шинный формирователь;
- шинный контроллер.
Процессор (кроме работы с данными) выполняет следующие функции:
- управление контроллером и формирование вместе с ним очередного цикла шины (используются сигналы S0,S1,M/IO,HLDA);
- управление работой регистра-защелки адреса (сигналы S0,S1,HLDA);
- управление передачей данных (сигнал BHE);
Процессор использует такие входные сигналы как:
- CLK , который вырабатывается синхрогенератором;
- RESET , сброс в исходное состояние;
- READY, организация нового цикла шины;
- BUSY в данном вычислительном комплексе используется в том случае, когда второй процессор работает с памятью, чтобы остановить первый процессор если ему тоже нужна память;
- INTR , прерывания процессора;
- HOLD, запрос на захват шины.
Шинный контроллер управляет работой системной шины в зависимости от того, кокой цикл нужно выполнить: чтение или запись в память, чтение или запись в порт. Контроллер также управляет передачей данных: разрешением передачи и направлением.
Регистры-защелки адреса используются для того, чтобы выдавать требуемый адрес в течении всего цикла шины.
Шинные формирователи используются для передачи данных в обоих направлениях и выдачи данных в течение всего цикла шины.
Блок сопряжения включает следующие устройства:
- две системные шины AT для обоих процессорных модулей;
- контроллер ПДП с регистром для формирования шестнадцатиразрядного адреса;
- шинные формирователи для передачи данных с системной шины на ПУ и наоборот;
- контроллер прерываний.
Две системные шины введены для увеличения быстродействия, чтобы каждый процессор мог обращаться к памяти или к ПУ в любое время.
Контроллер ПДП организует каналы ввода-вывода для передачи данных от ПУ к памяти и наоборот минуя процессор и давая ему возможность заниматься своей задачей.
Контроллер ПДП на время передачи становится “ хозяином ” системной шины. Прямой доступ к памити организуется следующим образом: Устройствами ввода-вывода на системную шину выдаются запросы DREQ, которые принимаются контроллером; контроллером формируется запрос на захват системной шины HRQ; получив сигнал HRQ процессор выдает сигнал HLDA, подтверждающий захват системной шины; контроллером формируется сигнал DACK, сообщающий устройству ввода-вывода о начале обмена данными; контроллер выдает сформированный адрес ячейки памяти, предназначенной для обмена, причем адрес выдается побайтно; формируются сигналы MEMR, MEMW и IOR, IOW, обеспечивающие управление обменом; после окончания цикла ПДП либо повторяется цикл с изменением адреса, либо прекращается обмен и управление шиной возвращается процессору.
Контроллер прерываний служит для прерывания процессора при обращении к нему какого-либо устройства.
Прерывание организуется следующим образом:
Устройство ввода-вывода может запросить обслуживание путем подачи активного сигнала на один из входов запроса IRQ0 – IRQ7 через системную шину. Если контроллер удовлетворит запрос, его вывод INTR активизируется и соответствующий сигнал поступает на вход INTR процессора. Вход INTR микропроцессора асинхронный, то есть он может принять запрос в любое время. Процессор выдает два импульса подтверждения прерывания INTA, которые сообщают контроллеру о том, что процессор воспринял его запрос на прерывание. Первый импульс INTA используется контроллером для определения источника выдачи вектора прерывания. По второму импульсу INTA контроллер помещает на шину данных байт вектора прерывания.
Блок памяти состоит из следующих устройств: регистр адреса, шинный формирователь для данных, ПЗУ, ОЗУ.
Блок контроллеров ПУ включает в свой состав два контроллера: для последовательных и параллельных периферийных устройств.
Общее функционирование комплекса ничем не отличается от работы простой ЭВМ общего назначения. Отличие в том, что после формирования сигналов MRDC или MWDC одним процессором, начинает отслеживаться ситуация, когда эти сигналы сформирует другой процессор и перевод этого процессора в состояние ожидания. После завершения работы с памятью первый процессор формирует сигнал, переводящий второй процессор из состояния ожидания в рабочий режим.
3. Выбор и обоснование элементов
Описание микропроцессора 80386:
1. Вывод – ВНЕ – выходной сигнал разрешения передачи старшего байта, активный – низкий.:
2. Выводы S0,S1 – выходные сигналы состояния. Вместе с М/-IO,COD/ -INTA определяют текущее состояние микропроцессора.
3. Выводы PEREQ,–PEACK – входной и выходной сигнал соответственно. Запрос от сопроцессора и подтверждение сопроцессору. Не используется.
4. Выводы А23 – А0 – выходы на шину адреса. Разряды А23 – А16 во время обращения к портам равны нулю.
5. Выводы D15 – D0 – двунаправленная шина данных.
6. Вывод CLK – входной сигнал синхронизации микропроцессора, внутри делится на 2.
7. Вывод RESET – входной сигнал сброса микропроцессора. Активный– высокий. Минимальная длительность – 16 тактов системного синхросигнала.
8. Вывод M/-IO – выходной сигнал, позволяет отличить обращение к памяти от обращения к порту.
9. Вывод COD/-INTA – выходной сигнал, позволяет отличить цикл выборки команды от цикла чтения данных и цикл подтверждения прерывания от цикла чтения/записи порта.
10. Вывод –LOCK – выходной сигнал блокировки захвата шины. Активизируется по команде LOCK или в цикле подтверждения прерывания.
11. Вывод –READY – входной сигнал готовности шины. Завершает цикл шины. Активный – низкий. Игнорируется во время активного сигнала HLDA.
12. Выводы HOLD,HLDA – входной и выходной сигналы соответственно. Запрос на захват шины и подтверждение захвата.
13. Вывод INTR – входной сигнал запроса на прерывание.
14. Вывод NMI – входной сигнал немаскируемого запроса на прерывание. Циклы подтверждения прерывания не вырабатываются.
Описание синхрогенератора К1810ГФ84.
Синхрогенератор ( или генератор тактовых импульсов ) К1810ГФ84 служит для синхронизации работы процессора и других периферийных микросхем. Он также синхронизирует сигнал готовности READY при его генерации асинхронными микросхемами или схемами с иной синхронизацией. Также генерирует сигнал RESET сброса процессора при включении питания или при нажатии кнопки RESET (сброс).
 |
Конструктивно микросхема выполнена по CMOS–технологии в корпусе с 18 выводами, расположенными в два ряда.
Описание выводов микросхемы: CLK – системная синхронизация, используеncz микропроцессором и другими микросхемами, работа которых должна быть синхронной с ним (частота выхода CLK равна удвоенной внутренней процессорной частоте и определяется частотой используемого кварца, а именно равна 12 МГц); F/C – выбор частоты/кристалла, определяет источник для создания синхронизирующего сигнала CLK(когда F/C=0 для генерации CLK используется внутрисхемный осциллятор, если F/C=1, то используется входной сигнал, подаваемый на вход EFI); EFI – этот вход управляет генерацией сигнала CLK, если F/C=1 (в PC/AT не используется);Х1,Х2 – через эти выводы кварц подсоединяется к внутреннему генератору для создания колебательного контура;