Многопроцессорный вычислительный комплекс (стр. 3 из 4)

PCLK – это выход синхросигнала с частотой, равной половине частоты CLK (в PC/AT не используется);ARDYEN – это сигнал разрешения асинхронного входа готовности, выделяет сигнал ARDY, используемый для удлинения текущего цикла шины;ARDY – это входной асинхронный сигнал для образования выходного сигнала READY на удлинение цикла шины; SRDYEN – этот входной сигнал аналогичен ARDYEN, но только он синхронный, выбирает SRDY как источник формирования выходного сигнала READY; SRDY– это входной сигнал синхронизированной готовности, должен быть синхронизирован относительно CLK; S0,S1 – эти входы соединены с выводами S0,S1 процессора, давая синхрогенератору информацию о цикле шины;READY – это выходной сигнал готовности, который разрешает завершение текущего цикла шины;RES – это входной сигнал ‘входной сброс’, который разрешает выходной сигнал RESET синхрогенератора; RESET – это выходной сигнал, который появляется при подаче сигнала разрешения на вход RES (используется для перевода всей системы в начальное состояние);

Описание шинного контроллера К1810ВГ88.

Шинный контроллер К1810ВГ88 предназначен для генерации сигналов, управляющих различными циклами шины: обменом данными между процессором и периферийными устройствами, а также для синхронизации этих обменов с работой процессора и других микросхем. При этом сам контроллер синхронизируется сигналом PROCCLK от КП1810ГФ84.

Конструктивно контроллер выполнен в корпусе с 20 выводами с двухрядным их расположением.

Описание выводов микросхемы: CLK – системная синхронизация, входной сигнал, идущий от синхрогенератора КП1810ГФ84; S0,S1,M/IO – это входные сигналы, с дешифрации которых контроллер начинает свою работу по выполнению совместно с процессором очередного цикла шины ( расшифровка различных комбинаций этих сигналов приведена при описании выводов процессора с теми же названиями);МВ– это входной сигнал выбора режима шины MULTIBUS;READY– сигнал на этом входе, указывает на окончание текущего цикла шины;CMDLY– этот входной сигнал позволяет задержать начало работы контроллера по выполнению очередного цикла шины; CENL– это входной сигнал, называемый разрешением защелкивания команды (в PC/AT на этот вход должна подаваться логическая единица);CEN/AEN– это входной сигнал, называемый ‘разрешение команды/разрешение адреса’;ALE – это выходной сигнал, называемый ‘разрешение защелки адреса’;DEN– это выходной сигнал разрешения передачи данных, определяет передачу данных со входов на выходы в шинных формирователях, подсоединенных к системной шине; DT/R – это выходной сигнал, определяющий направление передачи данных ( микросхема DD14 используется для передачи младшего байта данных, а DD13 – старшего байта данных);MCE – это выходной сигнал разрешения каскадирования (в PC/AT не используется); INTA – это выходной сигнал подтверждения аппаратного прерывания;IORC – это выходной сигнал управления, сообщающий периферийному устройству, что оно должно выставит данные на шину для последующего их чтения процессором;IOWC - это выходной сигнал управления, информирующий о протекании цикла шины записи данных в периферийный порт; MRDC– это выходной сигнал, сообщающий о проведении цикла шины чтения данных из ОП; MWTC– этот выходной сигнал информирует о протекании цикла шины записи данных в ОП.

Описание буферного регистра КП580ИР82.

Используется для организации запоминающих буферов, адресных защелок, портов ввода-вывода и тому подобное. Буферные регистры состоят из восьми информационных триггеров с трехстабильными выходами, общими сигналами записи информации и управления выходными схемами.

Назначение выводов: D7 – D0 – линии входных данных; Q7 – Q0 – линии выходных данных; C- стробирующий сигнал; CS – разрешение выдачи данных. Регистр принимает и отображает информацию синхронно с положительным перепадом тактового импульса, подаваемого на вход С. Состояния регистра приведены в таблице.

Режим работы	Входы			Выход триггера	Выходы
	CS	С	Dn	Q	Q0..Q7
Загрузка и считывание	0	0	0	0
	0	1	1	1
Загрузка регистра и разрыв выходов	1	0	0	Z
	1	1	1	Z

Описание шинного формирователя КП580ВА86.

Применяются как буферные устройства шины данных в микропроцессорных системах. Большая выходная мощность и простота управления позволяет использовать их для построения двунаправленных согласующих буферов межмодульной связи.

Формирователь состоит из восьми одинаковых функциональных блоков с общими сигналами управления Т и ОЕ. Функциональные блоки состоят из двух усилителей-формирователей с Z-состояниями на выходах, схема включения которых обеспечивает разнонаправленную передачу.

Назначение выводов: А7 – А0 – вход-выход линий данных. В зависимости от состояния входа Т они могут быть входными, если Т=1 и выходными, если Т=0; В7 – В0 – вход-выход линий данных. Аналогично А7 – А0.

Описание контроллера ПДП К1810ВТ37.

Используется в составе МПВК для реализации прямого доступа к памяти по четырем независимым каналам с положительными или отрицательными приращениями адреса. Каждый канал может выполнять до64К циклов ПДП иимеет возможность автоматической инициализации, то есть повторения циклов ПДП с теми же параметрами.

Назначение выводов: CLK – вход для подключения тактового генератора; CS – выбор кристалла; RESET – сброс, переход в исходное состояние; READY – готовность; HLDA – подтверждение захвата системной шины; DREQ3 – DREQ0 – входы запросов на ПДП от внешних устройств; DB7 – DB0 – двунаправленная шина данных с буфером. В циклах ПДП на эти линии выдается восемь старших разрядов адреса, которые необходимо “ защелкнуть ” на внешнем регистре сигналом ADSTB; IOR – чтение, разрешает выдачу данных из внешних устройств; IOW – запись, разрешает запись данных в регистры внешних устройств; EOP – окончание процесса, вход-выход для указания окончания процесса передачи данных в режиме ПДП; А7 – А0 – адресные выходы; HRQ – выход запроса на захват системной шины; DACK3 – DACK0 – выходные линии подтверждения ПДП; AEN – разрешение адреса, устанавливается на время выдачи восьми разрядов адреса ОЗУ на линии DB7 –DB0; ADSTB – строб адреса, для записи старшего разряда адреса во внешний регистр; MEMR – чтение из памяти; MEMW – запись в память.

Описание контроллера прерываний К1810ВН59А.

Все запросы на аппаратные прерывания из системной шины направляются через контроллер прерываний К1810ВН59А. Этот контроллер генерирует запросы прерываний на вход INTR микропроцессора. Контроллер может принимать сигналы прерываний от нескольких устройств, назначать им приоритеты и прерывать работу процессора.

Описание выводов контроллера: D7 – D0 – двунаправленная шина данных; INTA – вход подтверждения прерывания, разрешающий контроллеру выдать вектор прерывания на шину данных; IRQ7 – IRQ0 – асинхронные входные сигналы запросов прерываний; INTR – выходной сигнал действительного запроса на прерывание для прерывания процессора и организации обработки возникшего прерывания; SP/EN – в PC/AT не используется; CS – вход выбора контроллера, разрешающий связь между процессором и контроллером при активных IOR или IOW; WR – вход запись, разрешающий программирование контроллера; RD – вход чтение, разрешающий считывание некоторых регистров контроллера; A0 – вход адреса, использующийся совместно с CS, WR или RD для записи/считывания внутренних регистров контроллера.

Описание микросхемы ПЗУ КР556РТ4. Микросхема имеет емкость 32 кбайта и представляет собой перегружаемую ПЗУ. Имеет 15 адресных входа и 8 выходов данных. Сигналы CS и DE для выбора данной микросхемы. Выход PIN1 для перепрограммирования не используется.

Описание микросхемы ОЗУ КР158РУ5.

Микросхема имеет емкость 256 кбайта и представляет собой оперативное запоминающее устройство. Имеет 14 адресных входа и 8 выходов данных. Сигналы CS1 и CS2 для выбора данной микросхемы. На них подается А15 с системной шины для отличия обращения к ПЗУ от ОЗУ ( для ОЗУ А15=0 ). Выход WR/RD для определения операции чтения или записи. Сигнал ОЕ не используется.