Особенности построения цифровых узлов средств отображения информации (стр. 1 из 2)

КОНТРОЛЬНАЯ РАБОТА ПО ТЕМЕ:

Особенности построения цифровых узлов СОИ

1. Буферные запоминающие устройства буквенно-цифровых СОИ

Буферные запоминающие устройства (БЗУ) выполняют как модули ОЗУ с произвольной выборкой на основе полупроводниковых накопителей – БИС ОЗУ Н_К, объединяемых в прямоугольную матрицу из m_C рядов по m_P БИС в каждом ряду. Такая организация обеспечивает требуемые число ячеек памяти ЗУ N_ЗУ и их разрядность n_ЗУ. В модуль ЗУ входят также схемы согласования выходных и входных информационных и адресных сигналов и схема дешифратора адреса.

Требуемая разрядность n_ЗУ БЗУ и число ячеек памяти N_ЗУ определяется в соответствии с выражениями

n_ЗУ = n_а; N_ЗУ = N_ЗНС * N_ТС,

а информационная емкость -

C_БЗУ = N_ЗУ * n_ЗУ.

Требуемое быстродействие (разрешающая способность) определяется исходя из требуемого времени выборки относительно адреса:

t_А£b_Г (1 - a_С) / (N_ЗНТСf_С) – t_вПЗУ – t_DCrA - t_DСОГЛ,

где t_вПЗУ - время выборки ПЗУ знакогенератора; t_DCrA и t_DСОГЛ - время задержки в счетчике адреса и согласующих схем.

Выбор типа БИС ОЗУ из выпускаемых промышленностью определяется требуемым быстродействием и информационной емкостью БЗУ. Разрядность накопителя n_НК должна быть кратна разрядности БЗУ n_ЗУ. Коэффициент кратности определяет число БИС ОЗУ Н_Кm_P в ряду матрицы накопителей и должно быть целочисленным:

n_НК = n_ЗУ / m_P.

Аналогичные условия накладываются относительно числа ячеек памяти накопителя N_НК:

N_НК = N_ЗУ / m_СТ.

Тогда общее количество БИС ОЗУ Н_К, входящих в модуль ЗУ

m = m_P * m_СТ.

При m_P¹ 1 и m_С¹ 1 организуют ЗУ (форматирование информационных входных и выходных цепей модуля), объединяя все одноименные информационные входы D_i и выходы Q_im_C БИС входящих в один столбец матрицы накопителей. Объединение информационных входов осуществляют непосредственно, объединение же информационных входов зависит от типа выходных цепей БИС: для БИС с ТТЛ-выходами объединение производят с помощью логической схемы “ИЛИ”; выходы с открытым коллектором объединяют по схеме “монтажного ИЛИ”; выходы БИС с высокоимпедансным состоянием объединяют непосредственно (рекомендуется применять).

Адресацию ячеек памяти организуют по двухкоординатному принципу – выбор ряда матрицы накопителей осуществляется по входам выбора микросхем ВК (вход обеспечения высокоимпедансного состояния), выбор же ячеек памяти в ряду – по адресным входам БИС, объединяя одноименные адресные разряды. При этом из k = ]log₂N_ЗУ[ адресных разрядов модуля ЗУ k₁ = ] log₂ N_НК [ разряд выделяют для адресации ячеек памяти в пределах одного ряда матрицы накопителей, а k₂ = k – k₁ старших разрядов - для адресации рядов матрицы. Для реализации последней применяют дешифратор k₂ - разрядного кода в унитарный десятичный код. Каждый выход дешифратора подключают к объединенным входам выбора микросхем ВК одного ряда накопителей. Для реализации последней применяют дешифратор k₂ – разрядного кода (дешифратор двоичного кода в унитарный десятичный). Каждый выход дешифратора подключается к объединенным входам ВК одного ряда матрицы накопителей

Чтобы определиться с требуемой нагрузочной способностью микросхем определяют токи и емкость нагрузки:

по информационным входам –

,

где

и - входные токи при “0” и “1” на одном информационном входе ИМС; С_1вх - входная емкость по одному входу; С_0вх - паразитная входная емкость, включая монтажную;

по информационным выходам БИС ОЗУ Н_К с высокоимпедансным состоянием

Приведем пример функциональной схемы модуля БЗУ емкостью 3Кх8, построенного с использованием БИС ОЗУ Н_К емкостью 1Кх4 (рис. 1). Здесь разрядность кода знака – 8, разрядность адреса – 12, m_СТ = 3, m_P = 2, k₁ = 10, k₂ = 2. Заметим, что для сокращения числа выводов следует использовать ОЗУ с двунаправленными информационными шинами вход/выход, коммутируемыми сигналом Зп/Чт.

2. Вспомогательное буферное запоминающее устройство телевизионных графических СОИ

Как было показано при рассмотрении структурной схемы полнографического СОИ телевизионного типа, ВБЗУ должно иметь большую информационную емкость, определяемую числом точек дискретизации информационного поля, и высокое быстродействие.

В связи с этим для построения модуля ВБЗУ широко используют БИС ОЗУ Н_К динамического типа, обладающие максимальной информационной плотностью на кристалл при низкой удельной стоимости на бит информации. К сожалению выпускаемые БИС этого типа имеют небольшую информационную емкость до 1Мбит (в основном до 256 Кбит). Время выборки t_в БИС МДП‑технологии в пределах 100-200 нс. Недостатком динамических ОЗУ является необходимость организации процесса регенерации содержимого памяти в связи с ограниченным сроком хранения информации в этих ИМС. Обычно период регенерации £ 2мс.

Время выборки ВБЗУ относительно адреса БИС ОЗУ при непосредственном съеме информации в канал формирования видеосигналов должно быть t_в£ Т_Э. Это условие выполняется при относительно небольшом числе ЭО в строке. Поэтому при большом числе точек организуют параллельный вывод информации, в связи с чем разрядность ячейки памяти ВБЗУ в режиме записи n_ВБЗУW и в режиме чтения n_ВБЗУR будут различны:

n_ВБЗУR³n_ВБЗУW * m_R,

где m_R - коэффициент увеличения разрядности ВБЗУ при чтении:

m_R³ t_вВБЗУ / (Т_Э - t_DRG),

где t_DRG - время задержки в выходном регистре ВБЗУ.

В то же время запись информации в ВБЗУ производится побитно для черно-белого изображения или с разрядностью n_ВБЗУW при кодировании признаков цветности или градации яркости.

Следовательно, ВБЗУ строится по принципу памяти с переменной организацией. При записи -

C_ВБЗУW = N_ВБЗУW * n_ВБЗУW;

при чтении

C_ВБЗУR = N_ВБЗУR * n_ВБЗУR.

При сохранении постоянной информационной емкости ВБЗУ в обоих режимах изменение разрядности ячеек памяти приводит к изменению их числа [приравнять (в) и (с) и учесть (а)]:

N_ВБЗУR = N_ВБЗУW / m_R.

При синтезе модуля ВБЗУ из БИС ОЗУ Н_К емкостью

C_НК = N_НК * n_НК,

где N_НК и n_НК - число ячеек памяти накопителя и их разрядность, число ИМС, требуемых для наращивания разрядности

m_P = ]n_ВБЗУR / n_НК[,

а число рядов матрицы накопителей, необходимое для наращивания объема ВБЗУ с целью получения требуемого количества N_ВБЗУ ячеек памяти

m_СТ = ]N_ВБЗУR / N_НК[.

Информация с выхода модульного БИС ОЗУ представлена n_ВБЗУR - разрядным параллельным кодом. Для преобразования ее в импульсы яркостной модуляции (последовательный код) применяют комбинированный регистр (параллельный ввод – последовательный вывод). При этом частота сдвига определяется f_ТГ, а цикличность преобразования (частота поступления сигналов Зп/Чт) –

f_Зп/Чт = f_ТГ / m_P.

В большинстве динамических ЗУ регенерация осуществляется при обращении (записи или считывании) по строке (столбцу). Это означает, что регенерируется содержимое всех ячеек памяти, находящихся в одной строке (столбце) с адресуемой.

При регенерации телевизионного изображения осуществляется последовательное считывание содержимого ВБЗУ по строкам. Обращение ко всем N_ЭС элементам одной строки ВБЗУ при квадратной матрице происходит за период регенерации памяти

Т_рег = Т_Сm_PÖ(N_НК) / N_ЭС.

В качестве примера составим структурную схему модуля ВБЗУ для полнографического СОИ телевизионного типа при N_ЭС = N_ЭВ = 512, b_Т = 0.75, b_В = 0.9, a₀ = 0.18, изображение строится без полутонов, т.е. N_АП = 2.

Тогда

n_ВБЗУW = ]log₂N_АП[ = ]log₂ 2 [ = 1;

C_ВБЗУW = N_ЭС * N_ЭВ * n_ВБЗУW = 512 * 512 * 1 = 256Kx1.

Принимая информационную емкость БИС ОЗУ Н_К 64Кх1 с временем выборки t_в£ 120 нс, имеем

Т_Э = b_Г (1 - a_С) / (N_ЭСf_С) = 0.82 * 0.75 / (512 * 15625) = 77 нс;

при t_DRG£ 30 нс

m_R³ 120 / (77 – 30) = 3 » 4;

n_ВБЗУR³ n_ВБЗУW * m_R = 1 * 4 = 4;

m_P= ] n_ВБЗУR / n_НК[ = ] 4 / 1 [ = 4;

N_ВБЗУR = N_ВБЗУW / m_R = 256K / 4 = 64K;

m_C = ] N_ВБЗУR / N_НК[ = ] 64K / 64K [ = 1.

На основании полученных результатов построим функциональную схему ВБЗУ. При этом будем иметь ввиду, что требуемую емкость ВБЗУ для записи (256Кх1) следует нарастить из четырех БИС ОЗУ Н_К. Запись информации будет происходить поочередно в одноименные ячейки памяти (с одинаковым адресом) каждый ИМС. Для этого младшие разряды А₁ и А₂ счетчика адреса записи CrABXвозможно подавать на вход дешифратора DC двоичного кода в унитарный десятичный, а выбор ИМС – осуществить по входу “ВК” (выбор кристалла). Остальные адресные разряды счетчиков CrABX и CrABY (выходы соответствующих мультиплексоров MSX и MSY) подадим на объединенные адресные входы БИС. Информационные входы БИС объединим и подключим к выходу Q ГВ.