Компьютерная схемотехника (стр. 15 из 32)
Таблица 9.5
| Стробированые входы С1, С2 | Управляющие входы | Выход FA | Выход FB | |
| V2 | V1 | |||
| 0 | 0 | 0 | A1 | B1 |
| 0 | 0 | 1 | A2 | B2 |
| 0 | 1 | 0 | A3 | B3 |
| 0 | 1 | 1 | A4 | B4 |
| 1 | X | X | 0 | 0 |
| Примечание: X – любое значение: 0 или 1 | ||||
Для увеличения числа каналов объединяют несколько мультиплексоров, используя для этой цели стробированые входы, как это показано на рисунке 9.15, б. Эта схема реализует мультиплексор 8х1 (таблица 9.5.1).
Таблица 9.5.1
| № | А2 | А1 (V2) | А0 (V1) | F |
| 0 | 0 | 0 | 0 | D0 |
| 1 | 0 | 0 | 1 | D1 |
| 2 | 0 | 1 | 0 | D2 |
| 3 | 0 | 1 | 1 | D3 |
| 4 | 1 | 0 | 0 | D4 |
| 5 | 1 | 0 | 1 | D5 |
| 6 | 1 | 1 | 0 | D6 |
| 7 | 1 | 1 | 1 | D7 |
Демультиплексор – это КЦУ, которое соединяет (коммутирует) общий информационный вход с одним из нескольких выходов в соответствии с заданным кодом на управляющих (адресных) входах. Иными словами, демультиплексоры решают задачи, обратные мультиплексированию. Пример обозначения демультиплексора на электрических схемах показан на рисунке 9.16, a.
Схема имеет четыре информационных выхода и два адресных входа А0иА1. Булевы выражения, описывающие работу данного демультиплексора, имеют вид:
(9.7)Такими же выражениями определяется работа дешифратора с синхровходом V (рисунок 9.16, б). Поэтому его можно использовать в качестве демультиплексора, если информационный входной сигнал подавать на вход V.
А Б
Рисунок 9.16
9.1.2.2.3 Мультиплексоры–селекторы (мультиплексоры-демультиплексоры)
Мультиплексоры – селекторы являются двунаправленными, поскольку позволяют коммутировать цифровые и аналоговые сигналы в обоих направлениях, и поэтому могут быть использованы не только в качестве мультиплексора для коммутации одного из входов на выход, но и в качестве селектора (демультиплексора) для коммутации входа на один из выходов.
Ниже показаны: обозначение мультиплексора-селектора (демультиплексора) на электрических схемах (рисунок 9.17, а) и его упрощенная внутренняя структура (рисунок 9.17, б).
Рисунок 9.17
Устройство содержит две группы двунаправленных ключей (К1...К4) и дешифратор. Выходные сигналы дешифратора воздействуют на управляющие входы ключей (Е) и определяют их состояние. При Е=0 ключ закрыт, а при Е=1 – открыт и образует низкоомную цепь распространения сигнала через него. Такой ключ называют аналоговым, поскольку он обеспечивает неискаженную двухстороннюю передачу сигналов. Каждый ключ К имеет два равнозначных вывода, любой из которых может быть входом или выходом. По одному из выводов ключи объединены в две группы FА и FВ, которые образуют выходы мультиплексоров и входы демультиплексоров.
Структуру, представленную на рисунке 9.17, б, имеет микросхема К561(564)КП1, выполненная по КМОП-технологии и содержащая два мультиплексора - селектора, управляемые от общих входов V1, V2 и С (рисунок 9.17, а). При единичном управляющем сигнале на входе С ключи разомкнуты и выходы находятся в 3-м состоянии.
9.1.2.3 Сумматоры и полусумматоры
Сумматор предназначен для сложения двух чисел, заданных в двоичном коде. Из примера, приведенного на рисунке 9.18, видно, что правила сложения десятичных и двоичных чисел одинаковы:
1) сложение производится поразрядно от младшего разряда к старшему;
2) сумма младших разрядов слагаемых А0 и В0 записывается в соответствующей системе счисления однозначным числом S0 либо двухзначным числом P0S0, где Р0 называется переносом из нулевого разряда в соседний первый;
3) во всех последующих разрядах находится сумма данных разрядов слагаемых Ai, Bi и переноса Pi-1 от сложения предыдущих разрядов (в примерах на рисунке 9.18 этот случай помечен звездочкой).
Рисунок 9.18
Cказанное отражает таблица истинности одноразрядного двоичного полного сумматора (таблица 9.6).
Таблица 9.6
| N набора | Аi | Bi | Pi-1 | Si | Pi |
| 0 | 0 | 0 | 0 | 0 | 0 |
| 1 | 0 | 0 | 1 | 1 | 0 |
| 2 | 0 | 1 | 0 | 1 | 0 |
| 3 | 0 | 1 | 1 | 0 | 1 |
| 4 | 1 | 0 | 0 | 1 | 0 |
| 5 | 1 | 0 | 1 | 0 | 1 |
| 6 | 1 | 1 | 0 | 0 | 1 |
| 7 | 1 | 1 | 1 | 1 | 1 |
Булевы выражения логических функций Si и Pi в СДНФ имеют вид
,(9.8)
.(9.9)
Выражение (9.9) можно минимизировать. В результате получим
.(9.10)
На основании выражений (9.8, 9.10) одноразрядный двоичный полный сумматор может быть реализован в базисе И, ИЛИ, НЕ (рисунок 9.19).
Рисунок 9.19
Используя правила перехода из базиса И, ИЛИ, НЕ в базис И-НЕ и ИЛИ-НЕ (5.1), можно построить одноразрядный полный сумматор в двух других базисах.
Обозначение одноразрядного сумматора на электрических схемах приведено на рисунке 9.20, в.
Полусумматор, в отличие от полного сумматора, обеспечивает выполнение операции суммирования двух одноразрядных двоичных чисел Ai и Bi без учета сигнала переноса. В результате сложения наряду с суммой может получиться перенос. Функционирование полусумматора описывается таблица 9.7.
Таблица 9.7
| N набора | Аi | Bi | Si | Pi |
| 0 | 0 | 0 | 0 | 0 |
| 1 | 0 | 1 | 1 | 0 |
| 2 | 1 | 0 | 1 | 0 |
| 3 | 1 | 1 | 0 | 1 |
Пример проектирования полусумматора на логических элементах.
Как видно из таблицы 9.7, для реализации функции Si необходим элемент “неравнозначность” (сумматор по модулю два), а для реализации функции Pi - логическое И. Булевы выражения для Si и Pi в СДНФ имеют вид:
.(9.11)
На рисунке 9.20.1 приведена схема, реализующая выражение 9.11 на элементах И, ИЛИ, НЕ.
Рисунок 9.20.1
Для получения более простой схемы одноразрядного полусумматора на логических элементах функцию Si лучше представить в СКНФ (см. таблицу 9.7)
.(9.12)
Выполнив преобразование по теореме де Моргана, получим:
,(9.13)
где Ai∙Bi = Pi (см. 9.11).
Выражение (9.13) реализуется схемой, показанной на рисунке 9.20, а.
Рисунок 9.20
Если сравнить эту схему со схемой, реализующей выражение (9.11), то схема на рисунке 9.20, а выглядит проще.
Условные графические обозначения полусумматора и полного одноразрядного сумматора на электрических схемах показаны на рисунке 9.20 б, в, а схема полного одноразрядного сумматора, выполненного на двух полусумматорах, показана на рисунке 9.20, г.
Для сложения n-разрядных чисел необходимо (n-1) одноразрядных полных сумматоров и один полусумматор в нулевом разряде (рисунок 9.21).
В этом сумматоре реализована последовательная передача переноса из одного разряда в другой. При большом количестве разрядов суммируемых чисел длительность суммирования в сумматорах с последовательным переносом может оказаться недопустимо большой. Бóльшим быстродействием обладают сумматоры с параллельным переносом, содержащие схему ускоренного переноса [3].
Рисунок 9.21
9.1.2.4 Устройства контроля четности (УКЧ)
Предназначены для проверки двоичных кодовых комбинаций, поступающих на их входы, на наличие в них четного (нечетного) числа единиц. Такое КЦУ имеет n входов, равное количеству разрядов входного ДК, и один выход. На выходе формируется напряжение высокого уровня только в том случае, если число единиц во входном коде нечетное. Основу схемы контроля четности составляет сумматор по модулю два, реализующий логическую операцию