Компьютерная схемотехника (стр. 22 из 32)
Рисунок 9.61
Микросхема содержит два входа для счетных импульсов. Если счетчик работает как суммирующий, то счетные импульсы подаются на вход С+, а если как вычитающий – то на С-, причем на неиспользуемом счетном входе должно быть напряжение высокого уровня. В качестве очередного счетного импульса на одном из входов С+ или С- воспринимается срез нулевого импульса (перепад из 0 в 1).
Счетчик содержит асинхронный вход установки в нуль R и входы параллельной записиисходной кодовой комбинации D1...D4. Эта запись производится при наличиинулевых сигналов на входах R и V (загрузка).
На выходе >15 формируется сигнал переноса при суммировании входных импульсов, когда их число превышает 15, а на выводе <0 - сигнал заема привычитании, когда очередной импульс на вход С - поступает при нулевом состоянии счетчика. Эти сигналы представляют перепад из 0 в 1 и являются ответными на срез (перепад из 0 в 1) нулевых входных счетных импульсов.
Путем последовательного соединения четырехразрядных счетчиков К555ИЕ7 можно построить двоичные реверсивные счетчики с большим числом разрядов.
На рисунке 9.62 показан пример построения 8-разрядного реверсивного счетчика на двух 4-разрядных типа К555ИЕ7.
Рисунок 9.62
Счетчик содержит один счетный вход и два сигнала управления V+ и V-, определяющие, в каком режиме предполагается использовать схему - в режиме суммирования (V+=1, V- =0) или вычитания (V+=0, V- =1). Для управления микросхемой К555ИЕ7, содержащей два счетных входа С+ и С-, в устройство включены асинхронный RS-триггер (DD1) и два конъюнктора (DD2, DD3).
При подаче единичного сигнала на вход V+ (при V- =0) RS-триггерустанавливается в 1 и счетные импульсы через DD2 поступают на вход С+ микросхемы СТ2 (DD4). При поступлении единичного сигнала на вход V- (приV+=0) RS-триггер сбрасывается в нуль и счетные импульсы через DD3 подаются на вход С - микросхемы СТ2(DD4). Когда рассматриваемая схема производит суммирование входных импульсов, то сигнал переноса (перепад из0 в 1) появляется на выходе >15 второй микросхемы СТ2(DD5) при поступлении на вход 256-гоимпульса (при условии, что счет начинался с нулевого значения). Сигнал заема на выходе <0 второй схемы СТ2(DD5) (перепад из 0 в 1) появляется припоступлении на счетный вход 256-го вычитающего импульса (при условии, что вычитание начиналось с единичных значений во всех разрядах). При этом происходит вычитание из нуля единицы, и все триггеры счетчика вновь устанавливаютсяв единицу.
В делителях частоты входная периодическая последовательность импульсовделится на заданное число.
В качестве делителя частоты можно использовать счетчик, коэффициент пересчета которого Ксч определяет число, на которое делится частота входных счетных импульсов. Особенность делителя состоит в том, что он имеет один выход.
Коэффициент деления Кдел=Ксч может иметь постоянное или изменяемое (переменное) значение.
Делители с переменным коэффициентом деления (ДПКД) могут быть построены по различным схемотехническим вариантам. Например, с предустановкой исходного состояния, от которого ведется счет, до переполнения счетчика, либо с установкой заданного промежуточного значения, до которого, начиная с нулевого, ведется счет входных импульсов, а затем результат сбрасывается и начинаетсяновый счетный цикл. Примеры счетчиков работающих по описанным правилам рассмотрены в [3, 4].
Пример ДПКД, построенного по первому варианту (с предустановкой исходного состояния) приведены на рисунке 9.63.
Рисунок 9.63
Делитель выполнен на основе микросхемы четырехразрядного двоично/десятичного реверсивного счетчика К561ИЕ14. На входы предустановки D1...D4 подается код, соответствующий числу “лишних”состояний (24 - Кдел). Выход сигнала переноса Р соединяют через инвертор DD1 с управляющим входом V(загрузка). Сигналом 1 на этом входе число с входов D1...D4 записывается втриггеры счетчика. На входы +/- и 2/10 подаются единичные сигналы,настраивающие ИМС на работу в режиме суммирующего двоичного счетчика. Чтобы разрешить счет вход Po соединяют с землей (нулевым потенциалом). Подвоздействием входных импульсов на входе С счетчик-делительпоследовательно проходит состояния от исходного, предварительно установленного по входам D1...D4, до конечного, когда он заполняется единицами во всех четырех разрядах. Следующим импульсом после этого схема сбрасывается в нуль и формируется сигнал переноса на выходе Р. Этим сигналом разрешается запись в счетчик исходного кода и цикл вновь повторяется. С выхода схемы снимается последовательность импульсов с частотой
fвых = fвх / Кдел.(9.22)
Для рассматриваемого устройства Кдел принимает значения от 1 до 16.
На рисунке 9.64 приведен пример делителя, построенного по второму варианту.
Рисунок 9.64
Основу ДПКД составляет двоичный счетчик (DD2), который начинает счет с нулевого значения и продолжает работу до установленного промежуточного состояния, равного требуемому коэффициенту деления Кдел. После этого счетчик вновь сбрасывается нуль и начинается новый цикл счета. Для определения момента достижения равенства кодов, определяющих промежуточное состояние счетчика и значение Кдел, в схеме использован цифровой компаратор (DD1). В момент равенства кодов А=В на выходе компаратора появляется логическая единица, сбрасывающая счетчик в исходное нулевое состояние. Дополнительный триггер (DD3) необходим для исключения возможности сбоя при установке нулевого состояния СТ2 из-за разброса временных параметров триггеровсчетчика. Сигналом с выхода компаратора FА=В триггер устанавливается в 1 и поддерживает на входе R счетчика единичный сигнал на время, достаточное для сброса всех разрядов DD2. Следующим входным импульсом триггер сбрасывается в нулевое состояние.Если разброс временных параметров триггеров счетчика невелик, то DD3 можно исключить.
Делитель с постоянным коэффициентом деления можно построить проще. Для этого компаратор заменяют конъюнктором, на входы которого подают выходные сигналы с тех разрядов счетчика, которые в кодовой комбинации, соответствующей Кдел, имеют высокий уровень. Пример делителя с Кдел = 9 показан на рисунке 9.65.
Рисунок 9.65
ПЦУ, которое последовательно распределяет по выходам сигналы, поступающие на его вход, называется распределителем.
Ниже показаны: функциональная схема распределителя, выполненного на двоичном счетчике (DD1) и дешифраторе двоичного кода (DD2) (рисунок 9.66,а) и временные диаграммы, поясняющие его работу (рисунок 9.66,б).
Распределитель поочередно формирует импульсы на выходах.
Рисунок 9.66
10.СВЯЗЬ МП-РА И ОМЭВМ С АНАЛОГОВЫМ ОБЪЕКТОМ УПРАВЛЕНИЯ И С ПК
10.1 Структура типичной локальной микропроцессорной системы управления (ЛМПСУ)
Рассмотрим пример типичной локальной микропроцессорной системы управления (ЛМПСУ), структурная схема которой приведена на рисунке 10.1.
Рисунок 10.1
ЛМПСУ управляет определённым объектом управления (агрегатом) по нескольким параметрам, например, температура, давление, угол поворота, перемещение и др. Система названа локальной, т.к. управление вырабатывается и осуществляется на нижнем (локальном) уровне сложной иерархической системы управления, включающей множество различных агрегатов (объектов управления). Основным элементом ЛМПСУ является однокристальная микроЭВМ (ОМЭВМ) называемая ведомой, т.к. предполагается, что в сложной системе имеется множество подобных ведомых ОМЭВМ, управляющих отдельными агрегатами на локальном уровне. На более высоком уровне иерархии системы управления может находиться ведущая ОМЭВМ, которая на основе информации о состоянии отдельных агрегатов вырабатывает требуемые значения заданных управляющих воздействий для ведомых ОМЭВМ. Ведущая и ведомая ОМЭВМ могут быть связаны между собой, например, общим моноканалом.
ЛМПСУ поддерживает каждый из контролируемых параметров на заданном уровне. Информация о текущем значении параметров контроля снимается с датчиков (Д1…Д3) и проходит через нормирующие преобразователи (НП1…НП3), которые преобразуют диапазон изменения электрических сигналов, снимаемых с датчиков, к диапазону, который соответствует выбранному аналогово-цифровому преобразователю (АЦП). Так как информационные сигналы в большинстве систем управления – низкочастотные, то для подавления высокочастотных помех используются фильтры нижних частот (ФНЧ). Аналоговый мультиплексор поочерёдно подключает к АЦП один из нескольких аналоговых электрических сигналов, отображающих текущие значения контролируемых параметров. В случае, если за время преобразования АЦП, изменение выходного сигнала соответствует изменению выходного двоичного кода больше, чем на единицу младшего значащего разряда (МЗР), то для уменьшения появляющейся при этом так называемой “апертурной” погрешности, в систему включают устройство выборки-хранения (УВХ). УВХ запоминают мгновенные значения входных аналоговых сигналов в момент выборки и поддерживают их постоянными на входе АЦП в течение времени преобразования последнего. С выхода АЦП информация в параллельном двоичном коде поступает в ведомую ОМЭВМ, которая сравнивает текущее значение контролируемого параметра с заданным значением и вырабатывает управляющее воздействие в соответствии с сигналом рассогласования и выбранным законом управления (П, ПИ, ПИД и др.). Сигналы управления, снимаемые с выхода одного из параллельных портов ОМЭВМ, запоминаются во внешних регистрах РГ1…РГ3. Для повышения нагрузочной способности выходов ОМЭВМ, в системе использован шинный формирователь (ШФ). Выходы РГ1…РГ3 через схемы согласования уровней ССУ1…ССУ3 связаны со входами цифро-аналоговых преобразователей ЦАП1…ЦАП3, формирующих аналоговые управляющие воздействия, направленные на устранение сигнала рассогласования и отрабатываемые аналоговыми исполнительными элементами (АИЭ1…АИЭ3). ССУ1…ССУ3 необходимы в тех случаях, когда уровни логических сигналов, снимаемых с выходов регистров, не соответствуют требуемым уровням сигналов на входе ЦАП. В качестве ССУ, как правило, используют логические элементы с открытым коллектором.