Реализация устройства обработки информации (стр. 1 из 2)
Содержание
Введение
1. Структурная схема системы
1.1 Анализ технического задания
1.2 Структурная схема устройства
1.3 Описание микроконтроллера i8086
2. Разработка и описание схемы
2.1 Процессорный блок
2.2 Расчет ОЗУ
2.3 Описание адаптера параллельного интерфейса
2.4 Программирование адаптера параллельного интерфейса
Вывод
Введение
В настоящее время происходит очень быстрое развитие компьютерных технологий. Большинство цифровых систем строится на микропроцессорах или на микроконтроллерах. Управление различными технологическими процессами происходит при помощи микропроцессорных систем или при помощи технологических операций. Данные системы практически универсальны, так как они имеют очень высокое быстродействие и достаточную разрядность для обработки информации на производстве.
Микропроцессор представляет собой функционально законченное устройство, состоящее из одной или нескольких программно-управляемых БИС и служит для выполнения операций по обработке информации и управления вычислительным процессом. Центральное место в структуре микропроцессорного устройства занимает микропроцессор, который выполняет арифметические и логические операции над данными, программное управление процессором обработки информации, а также организует взаимодействие всех устройств, входящих в систему.
Для реализации устройств обработки информации (УОИ) используют аппаратные, программные, программные и аппаратно-программные средства. При аппаратных получают устройство обработки информации с «жесткой» логикой, что обеспечивает наибольшее быстродействие, но требует большие аппаратные затраты. При программных УОИ реализуется в виде программы для типовой универсальной микро-ЭВМ, предназначенной для встраивания непосредственно в разрабатываемые блоки. При аппаратно-программных предполагается разработка как программных, так и аппаратных средств на базе микропроцессоров (МП).
В данной расчетно-графической работе будет рассмотрен микроконтроллер i8086. Для этого необходимо знать архитектуру БИС и микропроцессорного комплекта, представлять взаимодействие БИС в системе и овладеть программированием, прежде всего на языке ассемблера.
1. Структурная схема системы
1.1 Анализ технического задания
Необходимо разработать микропроцессорную систему обработки данных на базе микроконтроллера i8086. Система кроме процессорного блока включает блок памяти, информационная емкость ОЗУ которого составляет 4К´16 бит.
| Тип микроконтроллера | Количествоячеек внешнегоОЗУ, Кбайт | Количество входов параллельного интерфейса | Количество выходов параллельного интерфейса | ||||
| Реж.0 | Реж.1 | Реж.2 | Реж.0 | Реж.1 | Реж.2 | ||
| i8086 | 0, 512 | 8 | 16 | ||||
1.2 Структурная схема устройства
Система состоит из микроконтроллера i8086, порты которого используются для вывода адреса ОЗУ, подключен адаптер параллельного интерфейса i8255. Взаимодействие микроконтроллера с внешней памятью и периферийными устройствами осуществляется по шине адреса. Данные передаются и принимаются микроконтроллером по шине данных. Управляющие сигналы передаются по шине управления.
ОЗУ подключены своими адресными входами к шине адреса и передают и принимают данные по шине данных. Адрес формируется на контактах портов РА – 8 младших разрядов и РС – старшие разряды. Обмен данными с ОЗУ микроконтроллер осуществляет через порт РА. Поэтому младшие разряды адреса на время обмена сохраняются на время обмена в регистре-защелке.
Структурная схема устройства приведена ниже на рис.1.
Рис.1 Структурная схема системы
1.3 Описание микроконтроллера i8086
Схема цоколевки микроконтроллера i8086 приведена на рис.2
Рис. 2 Условное графическое обозначение микроконтроллера i8086
Шестнадцатиразрядный однокристальный МП выполняющий около 2 млн. операций в секунду. Синхронизируется тактовой частотой 25 МГЦ. Имеет 20-ти разрядную шину адреса, что позволяет обеспечить прямую адресацию 1 Мбайт внешней памяти. Область адресного пространства памяти разбита на сегменты по 64 Кб. Такая организация памяти обеспечивает удобный механизм вычисления физических адресов. ША и ШД мультиплексированы. При организации вычислительных систем их нужно разделить (регистры-защелки). МП может обращаться как к памяти, так и к внешним устройствам. При обращении к внешним устройствам используются 16 младших линий ША. Следовательно можно подключить 64 К 8-битных внешних устройств, либо 32 К 16-ти разрядных. МП имеет многоуровневую систему прерываний: 256 векторов прерываний. Данный МП является дальнейшим совершенствованием К580ВМ80. Система команд сходна, но более расширена. Программное обеспечение легко переводится с одного МП на другой.
Наименование выводов i8086:
NMI – запрос на немаскируемое прерывание
INTR – запрос на маскируемое прерывание
CLK – выход ГТИ для управления памятью
RESET – сигнал системного сброса
READY – выход готовности генератора
TEST – проверочный вход, используется в команде WAIT для организации холостых тактов: «1» - МП выполняет «0», с периодичностью 5 Т проверяет состояние этого сигнала
S0-S2 – предназначены для подключения к центральному микропроцессору
LOCK – вход запрета освобождения системной шины: «1» - арбитру запрещается освобождать системную шину, не зависимо от его приоритета
RQ/GT – обеспечивает доступ к линии связи только одному МП. Выходы другого в этот момент находятся в 3-м состоянии. Дешифратор адреса определяет адрес всей конкретной схемы
RD – чтение
MN/MX – минимальный / максимальный режимы, определяющие конфигурацию вычислительной системы. MN- ограничение объема памяти и т.д.
GND- линия заземления
AD0-AD15 – мультиплексированная шина адреса/ данных
A16/S3-A19/S6 – мультиплексированные линии адреса состояния
BHE – разрешение старшего байта. Работает совместно с сигналом А0, обеспечивая механизм передачи информации по ШД
DEN - строб сопровождения данных для фиксации в регистры-защелки
ALE – строб сопровождения адреса в регистр-защелку
INTA – системный сигнал подтверждения прерывания
Vcc – вывод источника питания
Основные технические характеристики:
· Тактовая частота От 0 до 5 МГц (i8086)
· Разрядность регистров: 16 бит
· Разрядность шины данных: 16 бит
· Разрядность шины адреса: 20 бит
· Объём адресуемой памяти: 1 Мбайт
· Количество транзисторов: 29 000
· Техпроцесс (нм): 3000 (3 мкм)
· Площадь кристалла (кв. мм): ~30 (по другим данным, 16 мм²)
· Максимальное тепловыделение: 1,75 Вт
· Разъём: нет (микросхема припаивалась к плате)
· Поддерживаемые технологии: 98 инструкций
· Диапазон напряжения питания:
- от 2,7 до 5,0 В (i8086)
· Корпус: 40-контактный керамический DIP
2. Разработка и описание схемы
2.1 Процессорный блок
Процессорный блок состоит из микроконтроллера i8086, регистра защелки младшей части адреса RG. Адрес формируется на выходе портов РА – младшая часть adr(0..7) на внутренней шине AdrDat, которая попадает на системную шину адреса после регистра защелки Adr, и РС – старшая часть, которая непосредственно подается на системную Adr - разряды adr(8..15). Обмен данными с памятью и внешними устройствами, осуществляется как по внутренней шине Dat, которая совмещена с шиной младшей части адреса и подключена к порту РА dat(0..7)=adr(0..7), так и по порту РС.
Сигнал ALE является сигналом защелкивания младшей части адреса в регистр RG.
РD2, РD3 – линии приема запроса на прерывание по вводу данных от внешнего устройства, РD6 и РD7 – линии сигналов записи и чтения.
2.2 Расчет ОЗУ
Исходные данные:
Количество ячеек внешнего ОЗУ NОЗУ – 0,512 Кбайт
Количество входов параллельного интерфейса:
режим 0 – 8
Количество выходов параллельного интерфейса:
режим 0 – 16
Входные токи:
при логическом 0, IIL – 3,2 мА
при логической 1, IIH – 2 мА
Входная емкость логических схем нагрузки, СI – 5 пФ
Монтажные емкости всех цепей (См = 20 пФ).
Согласно заданию количество ячеек памяти ОЗУ составляет NОЗУ.
Разрядность ОЗУ nОЗУ должна соответствовать разрядности обработки данных ЦП.
Информационная емкость СОЗУ определяется по формуле:
Необходимое быстродействие ОЗУ определяется по временным диаграммам ЦП. Для МК i8086 время цикла записи (чтения) tС равно 3ТМТ, где ТМТ - длительность машинного такта.
При частоте кварцевого резонатора fтг = 10 МГц время Тмт = 100 нс.
Время цикла микросхемы памяти tcy должно удовлетворять неравенству:
В качестве микросхемы ОЗУ выберем К537РУ17, поскольку она будет (прогнозируемо) наименее избыточна для данного случая. Для данной микросхемы памяти
.Рассчитаем число БИС ОЗУ в ряду матрицы:
где nБИС - разрядность выбранной микросхемы памяти. Квадратные скобки здесь и в дальнейшем показывают, что результат необходимо округлить до большего значения.
Определим число разрядов матрицы:
где NБИС - количество ячеек памяти выбранной микросхемы памяти.