Рис. 4. Схема 5-разрядного счетчика
Для построения пятиразрядного счетчика используются два двоичных четырехразрядных счетчика К561ИЕ11 (см. п.7.1). Первый счетчик D1 считает от 0(0000) до 15(1111), при этом второй счетчик D2 переключается выходом
, но так как этот сигнал низкого уровня, то приходится ставить инвертор (К561ЛА7). При переносе разряда на второй счетчик требуется сбросить первый счетчик, для чего инверсный сигнал 
посылается на вход сброса счетчика 1. Так как счетчик должен считать +1 при входе WR, то этот сигнал надо подать на вход U/D (переключатель направления счета), а при входе RD наоборот. При переполнении счетчика 2 происходит сброс обоих счетчиков. Временная диаграмма переключений приведена на рис. 5. 
Рис. 5. временная диаграмма работы счетчиков
Блок дешифрирования адреса осуществляет доступ к регистрам в зависимости от значения адреса пришедшего по адресным линиям. Дешифратор получает значение адреса регистра от счетчика по пяти адресным линиям. В соответствии с адресом дешифратор посылает активный сигнал разрешения записи одному из регистров, который получив этот сигнал, записывает данные с шины. Аналогично действует и при чтении, получая от счетчика и инкрементора адрес считываемого регистра, он посылает активный сигнал снятия Z-состояния регистру.
Далее представлена схема реализации дешифратора на 25=32 адресов при помощи каскада дешифраторов К561ИД1.
Рис. 6. схема дешифратора 5 на 32
Следует заметить, что вначале приходит адрес WA0, за ним через некоторое время WA1, затем WA2, затемWA3 и последним приходит сигнал WA4, в связи с этим необходима задержка для сигнала WR/ до тех пор пока не придет последний адресный сигнал. В качестве элементов задержки используются микросхема К561ЛН1 – это логические элементы 2ИЛИ-НЕ. Данные элементы реализуют задержку сигнала чтения или записи, необходимую для корректной работы дешифратора. Так как активный уровень, разрешающий работу дешифратора, низкий то 2-ая микросхема К561ЛН1 – для инвертирования сигналов.
Временная диаграмма работы каскада дешифраторов представлена на рис. 7.
Рис. 7. Временная диаграмма переключений дешифраторов
WE/ – это сигнал WR/ после прохождения через цепочку инверторов, Q1-выход с дешифратора номера элемента (дешифратора), Q2-выход с дешифраторов адреса.
Данный блок предназначен для выявления ситуаций обнуления и переполнения памяти. Если счетчик обнулен то буфер пуст, а если наоборот все разряды счетчика единицы то «буфер полон».Смысл этих сигналов понятен из их названия.
Рис. 8. Схема проверки
5.4 Инкрементор
Инкрементор служит для увеличения адреса при чтении на 1.
На рис. 9 представлена функциональная схема блока регистров памяти
Рис. 9. Схема блока регистров
Блок регистров представляет собой набор из 32-х восьмиразрядных регистров с параллельным вводом и выводом информации. Регистры имеют Z-состояние. Входные данные поступают в блок регистров по 8-разрядной шине. С выхода блока дешифрирования адреса на регистры поступают сигналы разрешения записи и чтения. Сигнал разрешения записи WC является для регистра стробирующим, по нему регистр считывает данные с шины записи. По сигналу чтения RC регистр выходит из Z-состояния и подключается к шине чтения, данные становятся доступными для чтения.
Регистр К561ИР6 имеет вид
Рис. 10. Регистр К561ИР6
Четырехразрядный двоичный реверсивный счетчик К561ИЕ11 содержит четыре триггера, срабатывающих по положительному фронту на информационных входах. Микросхема имеет следующие входы:
Для правильного режима работы следует на входы SE и R-подать низкий уровень, а на
, 
- высокий уровень сигнала.
