Проектирование вычислительного устройства (стр. 3 из 3)
Функцию для 2-х разрядных чисел определим так, если в старшем разряде А = 1 и В = 0, то FA>B = 1 независимо от содержания младших разрядов; если старшие разряды одинаковы, то надо перейти к сравнению младших разрядов, рассуждая далее аналогично. Таким образом, для 2-х разрядных чисел:
, где r1 – признак равенства старших разрядов a1 и b1.Распространяя рассуждения на многоразрядные числа, получим
В этом выражении ri – признаки равенства чисел в i-разрядах.
Микросхема компаратора обычно имеет дополнительные входы с теми же обозначениями, что и выходы A = B, A > B, A < B, которые используются для наращивания компаратора путем каскадного соединения схемы.
Умножение чисел
Процедура ручного умножения множимого A = an-1 an-2 … a1 a0 на множитель B = bn-1 bn-2 … b1 b0 заключатся в образовании частных произведений множимого A на разряды множителя B, при этом частичные произведения располагаются в разрядной сетке всякий раз со сдвигом на 1 разряд влево. Далее частичные произведения складываются для получения произведения P = P2n-1 …P1 P0. Результатом умножения множимого на разряд множителя bi равен 0 в случае bi = 0 или самому множимому A в случае, когда bi = 1, следовательно, для умножения A×bi можно использовать блок конъюнкторов (рисунок 8):
 |
Рис.8
Наиболее высокое быстродействие достигается в матричных умножителях, в которых все частичные произведения образуются одновременно на разных блоках конъюнкторов, совмещены во времени, но разделены в пространстве, произведение сразу же образуется с помощью набора из (n-1) сумматоров (n – разрядность чисел), причем сдвиг в разрядной сетке частичных произведений выполняется монтажным способом. Составим блок-схему алгоритма работы УА.
Схема работы вычислительного устройства (рисунок 9)
Рис.9
Данные А, В и С будут определяться с помощью блока переключателей, реализуемого следующей схемой (рисунок 10):
Рис.10
Анализ А и В происходит в Блоке сравнения (COMPARE) (рисунок 11):
Рис.11
В соответствии с сигналом компаратора BS (рисунок 12) подается сигнал на блоки Check_F (рисунок 13)
Рис.12
Рис.13
В результате Max подается в Блок умножения (MUL) (рисунок 14), а Min в Блок сложения (ADD) (рисунок 15)
Блок сложения (ADD):
Рис.15
Блок умножения (MUL):
Рис.14
Вывод
Достоинства данного метода очевидны, так как при его реализации выполняется критерий минимума аппаратных затрат и максимум быстродействия по сравнению с методом, в котором умножение двух чисел заменятся сложением.