Смекни!
smekni.com

Коммутатор цифровых каналов системы передачи

Рис. 4.16 Функциональная схема блока формирования исходящих каналов.


ОЗУ1


ОЗУ2

Рз/сч

Dстр

Dст

Dстр

Dст

Q3 Q2 Q1

Сч2

Т

R

У«0»



ГЛАВА 10

ПАТЕНТНЫЕ ИССЛЕДОВАНИЯ


Патентные исследования проводились при помощи онлайновой службы поиска американского национального патентного бюро. Поиск производился по ключевым словам: «communications AND E1», искались патенты 1997 и 1998 годов, результаты поиска отображены ниже.


РезультатыПеребора вPATBIB-97-98 db для:

(communicationAND E1):13 патентов.

Отображено:с 1 по 13 из 13


Номер

Заглавие


  1. 5,727,160Блок радиоуправленияпортом в беспроводнойперсональнойсистеме связи

  2. 5,724,610СелекторныеподсистемыCDMA системы, использующиепару первыхпроцессоровдля выбораканалов CDMA, связывающиеподсистемуи центр обслуживанияподвижныхабонентов

  3. 5,708,660Соглашениядля принятияи отправленияпакетов сообщенияс оборудованиемсвязи АТМ

  4. 5,705,178Методы и композиции,основанныена запрещениивторженияклетки и фиброзаанионичнымиполимерами

  5. 5,705,177Методы и композиции,основанныена запрещениивторженияклетки и фиброзаанионичнымиполимерами

  6. 5,701,465Методы и прибордля сохраненияресурсов системы,гарантирующиекачествообслуживания

  7. 5,692,038Методы дляидентификацииисточникателефоннойсвязи

  8. 5,674,844Лечение, дляпредотвращенияпотери массыкости и увеличенияв метаболическихпроцессов вкости

  9. 5,671,251Приборы и методработы устройствапередачи данных,для избирательнофункционирующегокак аналоговыймодем, как цифровоймодем, и кактерминальныйадаптер

  10. 5,654,815Методы синхронизациии единицысинхронизации,для терминальногообмена

  11. 5,605,938Методы и композициидля запрещениявторженияклетки и фиброза,использующегосульфат декстрана

  12. 5,598,401Приборы и методдля цифровогоустройствапередачи данных,функционирующегов аналоговомрежиме

  13. 5,592,607Интерактивныйметод и системадля созданияадресной информации,использующейуказанныепользователемзоны адреса


РезюмеПеребора

communication:12683 слова в 6493 патентах.

E1:193 слова в 127 патентах.

(communication AND E1): 13 патентов.

ВремяПеребора: 0.36секунд.


На основе результатов перебора для рассмотрения были выбраны следующие патенты: 5,724,610 5,708,660 5,701,465 5,692,038 5,671,251 5,654,815 5,598,401 5,592,607. Ни один из них не является патентом на подобную коммутационную БИС, более подробно каждый из выбранных патентов рассмотрен далее. Следовательно проектируемая БИС обладает патентной чистотой и является потенциально перспективной для производства.


Патент,Соединенныештаты

5,724,610

Март 3, 1998

СелекторныеподсистемыCDMA системы, использующейпару первыхпроцессоровдля выбораканалов CDMA, связывающиеподсистемуи центр обслуживанияподвижных абонентов

Изобретатели: Han;Jin Soo(Daejeon, KR); Cheong;Yoon Chae(Kyoungki-do, KR).

Представитель: HyundaiElectronics Industries Co., Ltd.(Kyoungki-do, KR).

Приложение №: 478,030

Зарегистрировано: 7.06.1995

ОсновнойРевизор: Lee; Thomas C.

ПомощникРевизора: Luu; LeHien

Поверенный,Агент или Фирма:Merchant, Gould, Smith, Edell, Welter & Schmidt

Краткое содержание

Селекторнаяподсистемабанка коллективногодоступа с кодовымразделением.В систему включеныдва блока: блокSBSC и блок S/V. БлокONE SBSC разработан,чтобы управлятьдвенадцатьюS/V направлениями,чтобы обеспечить96 каналов движенияза SBS, и такимобразом, одноS/V правлениеобеспечиваетвосемь каналовсвязи. Селекторнаяподсистемабанка (SBS) коллективногодоступа с кодовымразделением(CDMA) система, включает:блок SBS, блок SBS, состоящий изпары первыхпроцессоровдля управления движением фрейма CDMA и связываетподсистему(CIS), выбирая каналмежду CIS и центромобслуживания(MSC); двухпортоваяоперативная память (DRAM) служитдля храненияфрейма и управленияпервым процессором,а также управлениемпрямого доступав память (DMAC); второй процессорслужит дляуправленияDMAC; E1 сопрягаютблок данныхфрейма с MSC, получаясинхронизмиз TFU CPS приемника;и блок S/V, связываемыймежду DRAM и E1 сопрягаеткак множествопродолженийформ карты, идля полученияфрейма движенияк блоку интерфейсаE1 после DSP. Следовательно,массовое производствомодуля, имеющегоконкурентоспособность,избегает сложногостроения оборудованияи уменьшаетвозможностьконфликта междусигналамиуправлениями.


Патент,Соединенныештаты

5,708,660

Январь13, 1998

Соглашения для принятияи отправленияпакетов сообщенияс оборудованиемсвязи ATM

Изобретатели:Riedel;Michael(Dresden, DE).

Представитель: SiemensAktiengesellschaft(Munich, DE).

Приложение №: 610,366

Зарегистрировано: 4.03.1996

ОсновнойРевизор: Safourek; BenedictV.

Поверенный,Агент или Фирма:Hill, Steadman & Simpson

Краткое содержание

Оборудованиесвязи ATM обслуживаетотправляемыепакеты сообщений,поставленныхчерез, по крайнеймере одну магистраль(E1,...,En) в течениепроцесса виртуальныхсвязей с подчиненнымимагистралями(A1,...,An) входящимив соответствующуювиртуальнуюсвязь. Характерныепараметрытакже, как, покрайней мере,два различныхприоритета,определеныдля соответственнойвиртуальнойсвязи в течениеустановленногозапроса. Соответствующеерасположениемагистралиобслуживанияимеет управляющееустройство(BHE) распределением, имеющим центральнуюпамять (СМ), вкоторой связанныезапросом спискиочередностизаказов пакетовустановленныедля храненияпакетов сообщения.Контрольноеустройство(STE), в которомсохраняетсятаблица распределения(LUT), соединеннаяс пакетом. Этатаблица распределенияраспределяетидентификаторсписка очередностизаказов такжекак идентификаторприоритета запроса информации(VPA/VCI) содержащийсяв пакетах сообщения.Базирующиесяна критериииндивидуальныхидентификаторовприоритета,идентификаторысписка очередностизаказов принадлежностивставляютсяв список очередностизаказов рассылки(Q1, Q2) распределенныйсоответственноприоритету.Эти спискиочередностизаказов рассылкиобрабатываютсяс различнымиприоритетами,посредством идентификаторовсписка очередностизаказов, вследствиеэтого предлагаемые,добавленияк пакету (СМ)для созданияпакета сообщения.


Патент,Соединенныештаты

5,701,465

Декабрь23, 1997

Методыи прибор длясохраненияресурсов системы,гарантирующиекачество обслуживания

Изобретатели:Baugher;Mark John(Austin, TX); Chang;Philip Yen-Tang(Austin, TX); Morris;Gregory Lynn(Round Rock, TX); Stephens;Alan Palmer(Austin, TX).

Представитель:InternationalBusiness Machines Corporation(Armonk, NY).

Приложение№: 674,074

Зарегистрировано: 1.07.1996

ОсновнойРевизор: Black; Thomas G.

ПомощникРевизора: Lewis; C.

Поверенный,Агент или Фирма:Emile; Volel

Краткое содержание

Методдля обеспечениядоступа к узлу,включая шагиопределения,является лиширина полосычастот доступнойдля передачипо линии связи,запрошеннаяудаленнымузлом, сохранениеширины полосычастот длязапрошенногодоступа, еслиширина полосычастот определена,как доступная,и открытиезапрошенногодоступа дляпропусканиятолько, еслиширина полосычастот, сохранена.Кроме того,прибор дляобеспечениядоступа к удаленномуузлу, включаяприбор дляопределения,является лиширина полосычастот доступнойдля передачипо линии связи,запрошеннаяудаленнымузлом, прибордля сохраненияширины полосычастот длязапрошенногодоступа, еслиширина полосычастот определена,как доступная,и прибор дляоткрытия запрошенногодоступа дляпропускания,только еслиширина полосычастот, сохранена.


Патент,Соединенныештаты

5,692,038

Ноябрь25, 1997

Методдля идентификацииисточникателефоннойсвязи

Изобретатели:Kraus;Evan(Atlanta, GA); Yue;Drina C.(Atlanta, GA); Smets;Raymond J.(Atlanta, GA); Moquin;Thomas Joseph(Roswell, GA).

Представитель:BellSouthCorporation(Atlanta, GA).

Приложение№: 743,751

Зарегистрировано:7.11.1996

ОсновнойРевизор: Matar; Ahmad F.

Поверенный,Агент или Фирма:Jones & Askew

Краткое содержание

Методдля идентификацииисточникасвязи, включаяшаги: получениесвязи на линиизапроса; идентификациястроки вызывающегономера, связанногос линией запроса;доступ к базеданных, дляобеспеченияидентичностьисточника, находя входбазы данных,соответствующийстроке вызывающемуномеру; объявлениеэтой идентичности источнику; изапрос подтверждения.Приоритетвызывающегооператора может использоваться,для идентификацииисточника.Факсимильныесообщения такжемогут бытьидентифицированыпрежде, чемсообщениепоступило.


Патент,Соединенныештаты

5,671,251

Сентябрь23, 1997

Приборыи метод устройствапередачи данных,для избирательнофункционирующегокак аналоговыймодем, как цифровоймодем, и кактерминальныйадаптер

Изобретатели:Blackwell;Steven R.(Huntsville, AL); Pearson;John Timothy(Huntsville, AL); Fridlin;C. C.(Boca Raton, FL).

Представитель:Motorola,Inc.(Schaumburg, IL).

Приложение №: 395,332

Зарегистрировано:28.02.1995

ОсновнойРевизор: Chin; Wellington

ПомощникРевизора: Luther;William

Поверенный,Агент или Фирма:Gamburd; Nancy R.

Краткое содержание

Прибори метод дляустройствапередачи данных,для избирательногофункционированияв множествеаналоговыхи цифровыхспособов, такихкак аналоговыймодем, как цифровоймодем, и кактерминальныйадаптер. Конструктивныеисполненияобеспечиваютединственноеустройствосвязи сгруппированныхданных, котороебудет конфигурированои впоследствииреконфигурирован,чтобы обеспечитьпередачу данныхв ряд сетей,включая общественныетелефонныесети и цифровыесети, включаяT1, E1 и ISDN. Различныеконструктивныеисполнениятакже обеспечиваютсигнальноемоделированиеразличныхсетей, так, чтофактическаясеть являетсяпрозрачнойдля терминалаи пересылкиинформациичерез устройствосвязи в сеть.


Патент,Соединенныештаты

5,654,815

Август5, 1997

Методысинхронизациии единицысинхронизации,для терминальногообмена

Изобретатели:Bunse;Stephan(Stuttgart, DE).

Представитель: AlcatelN.V.(NL).

Приложение №: 440,822

Зарегистрировано:15.05.1995

Краткое содержание

Синхронизациямежду двумяместами в оптическойсистеме связи, соотнося полученныйсигнал синхронизациис сигналомсинхронизациис станции иуправляя тактамисобственностанции соответственно,корреляцияпроисходитв одном месте,но изделиекорреляцииработает вдругом месте(E1-E3), и сигнал тактапоследнихуправляетсясоответственно.Это может бытьвыполнено, посылая первуюпоследовательностьбитов синхронизацийот терминала(E1-E3), и делая петлю,это поддерживаютв обмене скоростипередачи информациив битах второйпоследовательностибитов синхронизации,генераторсинхронизматерминала(E1-E3) управляетсясогласно полученнойпоследовательностибитов корреляций.Это имеетпреимуществопри обмене, таккак синхронизациятребует толькооптическихпереключателейи никакихоптико-электронныхпреобразователей.Это разрешаетвсе оптическиеобмены и устраняетодин оптико-электронныйпреобразовательсоединенногоабонента.Единственныйнедостаток- то, что дляпередатчикабез приемника,дополнительныйобратный каналявляется необходимым.


Патент,Соединенныештаты

5,598,401

Январь28, 1997

Приборыи метод дляцифровогоустройствапередачи данных,функционирующегов аналоговомрежиме

Изобретатели:Blackwell;Steven R.(Huntsville, AL); Pearson;John T.(Huntsville, AL); Fridlin,IV; Charles C.(Boca Raton, FL).

Представитель:Motorola,Inc.(Schaumburg, IL).

Приложение№: 407,749

Зарегистрировано:21.03.1995

ОсновнойРевизор: Marcelo; Melvin

Поверенный,Агент или Фирма:Gamburd; Nancy R

Краткое содержание

Прибори метод дляустройствапередачи данных,для избирательногофункционированияв множествеаналоговыхи цифровыхспособов, такихкак аналоговыймодем, как цифровоймодем, и кактерминальныйадаптер. Конструктивныеисполненияобеспечиваютединственноеустройствосвязи и группированиеданных, котороебудет конфигурированои также впоследствииреконфигурировано,чтобы обеспечитьпередачу данныхв ряд сетей,включая общественные телефонныесети, выделенныйканал, и цифровыесети, включаяT1, E1 и ISDN. Различныеконструктивныеисполнениядалее обеспечиваютвыбор основногоцифровогорабочего режимапри одновременномобеспеченииавтоматическойреконфигурациидля вспомогательногоили запасногоаналоговогорабочего режима.Различныеконструктивныеисполнениятакже обеспечиваютсигнальноемоделированиеразличныхсетей, такой,что фактическаясоединеннаясеть являетсяпрозрачнойдля терминалаи пересылкиданных черезустройствосвязи в сеть.


Патент,Соединенныештаты

5,592,607

Январь7, 1997

Интерактивныйметод и системадля создания адресной информации,использующейуказанныепользователемзоны адреса

Изобретатели:Weber;Karon A.(San Francisco, CA); Poon;Alex D.(Mountain View, CA); Moran;Thomas P.(Palo Alto, CA).

Представитель:XeroxCorporation(Stamford, CT).

Приложение№: 138,545

Зарегистрировано:15.10.1993

ОсновнойРевизор: Powell; Mark R.

ПомощникРевизора: Ho; RuayLian

Поверенный,Агент или Фирма:Bares; Judith C.

Краткое содержание

Интерактивныйметод и система,для поддержанияи облегчениязадачи в урегулирования,прежде всего, в реальномвремени. В одномконструктивномисполнении,пользовательсистемы используетпишущее устройство,чтобы войтив форму рукописныхштрихов, которыесохранены исоотнесеныс адресом, типавремени, обеспеченногосинхронизациейсистемы. Счетасобраны в структуреданных, представляемойпространственнойобластью напоказе названномадресом, иливременем, зона,которая создана,когда пользовательвходит в нее,запрашивающееадрес из системы.Все счета, введенныев специфическуюобласть часовогопояса в экспозиционнойплощади сохраненыв блоке структурыданных, соотнесеннойсо временем,связанным собластью зонытого времени,и, в то времякак часовыепояса созданыв последовательномприказе, ограниченномпо времени,счет - можетбыть введенв зоны временив любой последовательностии все еще можетбыть соотнесенс зоной тоговремени. Дополнительнаявозможностьобеспечиваетобозначениеблока пользовательскихсчетов какключевое слово,которое можетзатем бытьсвязано с другимичасовыми поясами,чтобы соединитьключевые словасо временамии счетами. Штрихивошли и обозначили,посколькуключевое словоназначеноуникальный,распознаваемыйсистемойидентификатор.Структураданных хранитштрихи ключевогослова, расположениев экспозиционнойплощади и зонахвремен, с которымиэто связано.Хорошо-разработанныйинтерфейспользователяобеспечиваетрабочие областиокна для созданияи использованиячасовых поясови для легкоотображенияи использованияключевых слов.


ГЛАВА 3

РАЗРАБОТКА ФУНКЦИОНАЛЬНО-ЛОГИЧЕСКОЙ СХЕМЫ БЛОКОВ ПРОЕКТИРУЕМОГОУСТРОЙСТВА


    1. ФУНКЦИОНАЛЬНАЯ СХЕМА БЛОКА ВЫДЕЛЕНИЯ ЦИКЛОВОЙ И СВЕРХЦИКЛОВОЙ СИНХРОНИЗАЦИИ

Синхронизация БИС коммутации по циклам и сверхциклам обеспечивает правильное распределение коммутируемого сигнала по каналам, а также правильное декодирование кодовых групп. Работа приемников цикловой и сверхцикловой синхронизации основана на передаче в групповом канале кодовых групп цикловой и сверхцикловой синхронизаций. Причем работа приемника сверхцикловой синхронизации практически не отличается от работы приемника цикловой синхронизации, только установка сверхцикловой синхронизации начинается после установки цикловой.

К аппаратуре систем синхронизации предъявляются следующие требования:

  1. Время вхождения в синхронизм при первоначальном включении аппаратуры в работу и время восстановления в синхронизм при его нарушении должно быть минимальным;

  2. Приемник синхросигнала должен быть помехоустойчив, что обеспечивает большее среднее время между сбоями синхронизма.

На БЛОК ВЫДЕЛЕНИЯ ЦИКЛОВОГО И СВЕРХЦИКЛОВОГО СИНХРОНИЗМА поступают входящие групповые каналы и тактовые импульсы, выделенные линейным оборудованием станции (ВТи), функция этого блока состоит в выделении из групповых каналов синхроимпульсов цикловой и сверхцикловой синхронизации. Структурно такой блок должен состоять из 8ми приемников цикловой и сверхцикловой синхронизации (см. рис. 4.1).

БЛОК ВЫДЕЛЕНИЯ ЦИКЛОВОГО И СВЕРХЦИКЛОВОГО СИНХРОНИЗМА










Приемник цикловой и сверхцикловой синхронизации

Приемник цикловой и сверхцикловой синхронизации

Приемник цикловой и сверхцикловой синхронизации

Приемник цикловой и сверхцикловой синхронизации




Приемник цикловой и сверхцикловой синхронизации

Приемник цикловой и сверхцикловой синхронизации

Приемник цикловой и сверхцикловой синхронизации

Приемник цикловой и сверхцикловой синхронизации




- канал ИКМ - 30/32;

- ВТи;

- данные на УУ.




Рис. 4.1 Структура блока.

Приемник цикловой и сверхцикловой синхронизации обеспечивает установление синхронизма после включения аппаратуры в работу, контроль за состоянием синхронизма в рабочем режиме, обнаружение сбоя синхронизма и его восстановление.

Структурноприемник цикловой и сверхцикловой синхронизации состоит из (см. рис. 4.2):

  1. Опознаватель синхросигнала - предназначен для выделения из группового ИКМ сигнала кодовых последовательностей по структуре совпадающих с синхросигналом. Блок содержит два выхода, на одном из которых появляется импульс в момент прихода кодовой комбинации циклового синхросигнала (КЦС), а на другом - в момент прихода кодовой комбинации сверхциклового синхросигнала (КСЦС).

  2. Анализатор циклового и анализатор сверхциклового синхронизма определяют наличие соответствующего синхронизма (НС) или его отсутствие (ОС).

  3. Решающее устройство определяет пропадание синхронизма, но поддерживает нормальную работу коммутатора даже при пропадании двух синхрогрупп подряд.

  4. Генератор импульсной последовательности вырабатывает определенный набор импульсных последовательностей, используемых для управления работой функциональных узлов коммутатора, их синхронизации. На его выходе вырабатываются три группы импульсов: разрядные, канальные и цикловые.

Входящий групповой канал



Выделенный тактовый импульс



ОПОЗНОВАТЕЛЬ



НС


КЦС




ОС





НС



КСЦС



ОС






Рис. 4.2 Структурная схема приемника цикловой и сверхцикловой синхронизации.

Рассмотрим функциональные схемы каждого из блоков приемника цикловой и сверхцикловой синхронизации.

Функциональная схема (см. рис. 4.3) опознавателя синхронизма содержит регистр сдвига и дешифратор, представляющие собой две схемы совпадения, на выходе одной из которых появляются импульс в момент прихода КЦС, а на выходе другой - в момент прихода КСЦС. Схема регистра сдвига построена на 8ми тактируемых D – триггерах, а схемы совпадения кодовых комбинаций представляют собой схемы И.




Рис. 4.3 Функциональная схема опознавателя кодовых комбинаций циклового и сверхциклового синхросигналов.


Функциональная схема анализатора циклового (сверхциклового) синхронизма (рис. 4.4) содержит схему совпадения, определяющую наличие синхронизма и схему выдающую логическую «1» на выходе в момент прихода кодовой комбинации синхросигнала при отсутствии синхронизма.



Рис. 4.4 Функциональная схема анализатора циклового (сверхциклового) синхронизма.


Решающее устройство содержит двоичный счетчик - накопитель по выходу из синхронизма, двоичный счетчик - накопитель по входу в синхронизм и схему совпадения (см. рис. 4.5).



Рис. 4.5 Функциональная схема решающего устройства.


Функциональная схема генератора импульсной последовательности содержит три распределителя импульсов: распределитель разрядных импульсов (РР), распределитель канальных импульсов (РК) и распределитель цикловых импульсов (РЦ), каждый из которых реализован в виде двоичного счетчика и дешифратора, и двух схем совпадения, на выходе одной из них формируется сигнал цикловой синхронизации, а на выходе другой сигнал сверхцикловой синхронизации (см. рис. 4.6).

Функциональная схема всего блока представлена на рисунке 4.7. Рассмотрим работу схемы приемника цикловой и сверхцикловой синхронизации. Накопитель по входу в синхронизм обеспечивает защиту приемника от ложного синхронизма в режиме поиска, когда на вход поступают случайные комбинации группового сигнала, совпадающие с синхросигналом. Обычно накопитель по входу в синхронизм содержит два- три разряда. Накопитель по выходу из синхронизма необходим для исключения ложного нарушения синхронизма. Обычно накопитель по выходу из синхронизма содержит четыре - шесть разрядов.

В режиме синхронизма накопитель по входу в синхронизм заполнен, а накопитель по выходу - пуст. Сигнал наличие синхронизма (НС) на выходе держит накопитель по входу в синхронизм. Случайные кодовые комбинации, совпадающие с кодовой комбинацией синхросигнала, не будут влиять на работу приемника.

При отсутствии кодовой комбинации синхросигнала (КЦС или КСЦС) из-за воздействия помехи или других причин цикловый или сверхцикловый сигнал генератора импульсной последовательности сформирует на выходе анализатора циклового (сверхциклового) синхронизма сигнал отсутствия синхронизма (ОС), который поступит на вход накопителя по выходу из синхронизма. Если нарушения синхронизма кратковременны (1-3 цикла), то следующий сигнал КЦС (КСЦС) совпадет по времени с цикловым или сверхцикловым сигналом от генератора импульсной последовательности и запишет «1» в накопитель по входу в синхронизм, а так как накопитель заполнен, то его выходной сигнал сбросит три младших разряда накопителя по выходу из синхронизма в нулевое состояние и синхронная работа устройства не нарушится.

При длительном нарушении синхронизма накопитель по выходу будет заполнен, на его выходе появится логическая единица и начнется поиск синхронизма. Теперь первый же импульс от опознавателя установит в начальное нулевое состояние разрядный и канальный распределители, а также старший разряд накопителя по выходу из синхронизма.

Следующее опознавание будет произведено ровно через цикл (сверхцикл). Если синхросигнал выделен верно, то в накопитель по входу будет записана «1». При трехкратном совпадении сигналов КЦС (КСЦС) и циклового (сверхциклового) сигналов от генератора импульсной последовательности накопитель по входу в синхронизм заполнится и установит «0» в трех младших разрядах накопителя по выходу из синхронизма (в четвертом разряде накопителя по выходу «0» был установлен ранее). Синхронная работа устройства установлена.





Рис. 4.6. Функциональная схема генератора импульсной последовательности.


    1. ФУНКЦИОНАЛЬНАЯ СХЕМА БЛОКА ЦИКЛОВОГО ВЫРАВНИВАНИЯ И КОММУТАЦИИ

На БЛОК ЦИКЛОВОГО ВЫВРАВНИВАНИЯ И КОММУТАЦИИ поступают входящие групповые каналы, и его функция заключается в выравнивании каналов в соответствии с сигналом синхронизации УСТРОИСТВА УПРАВЛЕНИЯ и коммутировании каналов в соответствии с адресом, поступающим с УСТРОЙСТВА УПРАВЛЕНИЯ.

Рассмотрим принцип циклового выравнивания входящих групповых каналов, он заключается в записи в запоминающее устройство информации входящих групповых каналов синхронно с выделенными тактовыми импульсами и считывании их синхронно со станционными импульсами тактовой и цикловой синхронизации.

Для осуществления коммутации необходимо сформировать общий, уплотненный во времени канал, и переставить импульсы из одной временной позиции в другую. Как отмечалось выше технически такую перестановку легко выполнить в запоминающем устройстве, если записывать информацию общего канала последовательно, а считывать в соответствии с картой коммутации.

Объединение процессов циклового выравнивания и коммутации позволяет сократить необходимый объем запоминающего устройства и уменьшить время задержки прохождения информационных сигналов. Для обеспечения данных функций блок ЦИКЛОВОГО ВЫРАВНИВАНИЯ И КОММУТАЦИИ должен содержать утроенное количество запоминающих устройств. Это необходимо для запоминания информации входящих групповых каналов в случае потери синхронизации одного из них (восстановление синхронизма происходит максимум в течение трех циклов). Структурная схема такого устройства представлена на рисунке 4.8.

СТи

В/вКУ

Рис20 Структурная схема блока ЦВПКиК

БЛОК ЦИКЛОВОГО ВЫРАВНИВАЕИЯ И КОММУТАЦИИ



ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО КОММУТАЦИИ


ВГК



ВТи



ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО КОММУТАЦИИ




ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО КОММУТАЦИИ



От УУ



СТи

Рис. 4.8. Структура блока.

Рассмотрим структурную схему БЛОКА ЦИКЛОВОГО ВЫРАВНИВАНИЯ И КОММУТАЦИИ:

  1. Запоминающее устройство коммутации, предназначено для коммутации входных каналов (запись информации ведется последовательно, а считывание происходит в соответствии с картой коммутации), одновременно с коммутацией происходит временное уплотнение входящих групповых каналов. Для выравнивания предусмотрено наличие трех запоминающих устройств коммутации, при заполнении одного из них информацией нескольких (не всех) каналов автоматически начинается заполнение следующего и т.д.

  2. Запоминающее устройство адреса, предназначено для хранения номеров (адресов) коммутируемых каналов.


      1. ФУНКЦИОНАЛЬНАЯ СХЕМА ЗАПОМИНАЮЩЕГО УСТРОЙСТВА КОММУТАЦИИ.


Для обеспечения указанных выше функций запоминающее устройство коммутации должно записать информацию всех 256ти каналов за один цикл, т.е. должно обладать емкостью:

256 * 8 [бит] = 2048 [бит]. (4.1)

Организация запоминающего устройства коммутации зависит от режима работы:


  1. При записи данное запоминающее устройство представляет собой восемь ОЗУ с разрядной организацией, в каждое из которых записывается информация соответствующая входящему групповому каналу синхронно со своей выделенной тактовой частотой и цикловым синхросигналом. Емкость каждого из ОЗУ:

32 * 8 [бит] = 256 [бит]. (4.2)


  1. При считывании запоминающее устройство коммутации представляет собой одно ОЗУ со словарной организацией (емкостью 256*8 [бит]). В каждой ячейке ОЗУ содержится информация одного информационного канала. Следовательно, все восемь разрядов каждого из информационных каналов можно считывать одновременно по параллельному каналу. Таким образом, одновременно с коммутацией осуществляется уплотнение восьми групповых каналов в один общий групповой канал, передаваемый по параллельной шине, что позволяет снизить внутреннюю скорость передачи данных до 2,048 Мбит/с.


Структурно схему запоминающего устройства коммутации можно представить в виде восьми ОЗУ емкостью 256 бит каждая, выходы которых объединены общей параллельной шиной, а на входы каждого из ОЗУ поступают соответствующие групповые каналы и выделенные тактовые импульсы. Такая схема представлена на рисунке 4.9.


ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО КОММУТАЦИИ





чтение/запись


Адрес чтения



  • ВГК

  • ВТи

  • Параллельная шина




Рис. 4.9. Структурная схема запоминающего устройства коммутации.

Рассмотрим функциональную схему одного из восьми ОЗУ (см. рис. 4.10), она включает в себя:

  1. Счетчик тактовых импульсов, предназначенный для формирования адреса в режиме записи (Сч2).

  2. Дешифраторы строк и столбцов, предназначенные для правильного функционирования матрицы памяти (D).

  3. Мультиплексор, предназначенный для переключения считывания адреса столбца от счетчика в режиме записи или от запоминающего устройства адреса (ЗУА) в режиме считывания (М).

  4. Н

    ВГК

    У«О»

    ВыборЗУ

    Рз/сч

    ОЗУ

    8*32

    Dст

    А1 А2 А3 А4 А5

    ДDстр
    А1

    А2


    А3

    Сч2
    Q1

    Q2


    Q3

    Т

    R

    M

    D1D2 D3 D4 D5

    А

    От ЗУА

    Q1Q2Q3Q4Q5

    Cч2

    Т

    R

    Р8

    D1D2 D3 D4 D5

    ВТи

    Параллельная шина

    епосредственно матрица памяти, состоящая из 256ти элементов (8*32).

Рис. 4.10. Функциональная схема ОЗУ запоминающего устройства коммутации.


Принцип работы данной схемы состоит в следующем:

  1. В режиме записи (Рз/сч=1) мультиплексор подключает к дешифратору столбцов старшие 5 разрядов счетчика адреса, 3 младшие разряда счетчика подключены к дешифратору строк. ЗУ в этом режиме имеет разрядную организацию.

  2. В режиме считывания (Рз/сч=0) мультиплексор подключает к дешифратору столбцов ЗУА, а дешифратор строк при этом отключается и ОЗУ приобретает словарную организацию каждые из восьми элементов памяти входящих в состав столбцов матрицы памяти образуют ячейку памяти и считываются параллельно.


      1. ФУНКЦИОНАЛЬНАЯ СХЕМА ЗАПОМИНАЮЩЕГО УСТРОЙСТВА АДРЕСА.


Запоминающее устройство адреса предназначено для хранения адреса входящего канала, который поступает на выход в момент поступления станционного тактового импульса, соответствующего номеру исходящего канала. Каждому из восьми ОЗУ, рассмотренных выше соответствует отдельное запоминающее устройство адреса, т.е. каждому входящему групповому каналу соответствует свое запоминающее устройство адреса (см. рис. 4.11).

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО АДРЕСА







чтение/запись



Рис. 4.11. Структурная схема запоминающего устройства адреса.


Для обеспечения правильного функционирования схемы необходимо запомнить адрес входящего канала, который состоит из 5ти разрядов:

25 = 32. (4.3)

Но для функционирования УСТРОЙСТВА УПРАВЛЕНИЯ нужно знать о состоянии канала в любой момент времени, для этого разрядность запоминающего устройства адреса необходимо увеличить на 1 бит, который отображает состояние канала («1»– канал занят; «0»– канал свободен). Этот разряд так же может управлять состоянием выходной ячейки ОЗУ, при появлении в данном разряде «0» выходная ячейка ОЗУ переходит в третье состояние (для этого выходные ячейки ОЗУ должны быть построены по соответствующей схеме). Следовательно, данное запоминающееустройство должно обладать емкостью:

32 * 6 [бит] = 192 [бит]. (4.4)

Запоминающее устройство адреса имеет словарную организацию, как при записи информации, так и при считывании (одно слово обладает разрядностью 6 бит). Функциональная схема данного устройства представлена на рисунке 4.12.

ВыборЗУ

Ти

Рз/сч

на ОЗУ


ОЗУ

6*32


Рз/сч

&

У«О»

На УСТРОЙСТВОУПРАВЛЕНИЯ


Рис. 4.12. Функциональная схема запоминающего устройства адреса.


Функциональная схема запоминающего устройства адреса состоит из:

  1. Матрица памяти 6*32, предназначенная для хранения адреса коммутируемого канала.

  2. Дешифратора столбцов (D), предназначенного для правильного функционирования матрицы памяти.

  3. Счетчика тактовых импульсов (Сч2), предназначенного для формирования адреса считываемой или записываемой информации.

  4. Схемы совпадения, предназначенной для формирования сигнала считывания из ОЗУ коммутации.

Работает устройство следующим образом:

  1. В режиме записи (запись ведется, как в адресное ЗУ, так и в ЗУ коммутации), в соответствии с тактовыми импульсами записывается информация об адресе коммутируемого канала и его состоянии на данный момент. Информация поступает от УСТРОЙСТВА УПРАВЛЕНИЯ в виде 6ти разрядных слов.

  2. В

    Сигнал считывания на ЗУК

    Сигнал считывания на ЗУА

    t

    t

    Ти

    Ти

    Ти

    - Считывание разрешено

    режиме считывания информации адрес коммутируемого канала должен поступить немного раньше начала считывания информации из запоминающего устройства коммутации, для этого необходима схема совпадения, формирующая сигнал разрешения чтения на запоминающее устройство коммутации. Так как сигнал разрешения чтения для запоминающего устройства адреса является постоянным, а информация на выходе обновляется благодаря счетчику тактовых импульсов, постоянно меняющему адрес считывания; то при включении схемы совпадения тактового импульса и сигнала разрешения чтения, на выходе этой схемы будет формироваться сигнал, соответствующий моменту поступления адреса на запоминающее устройство коммутации. Следовательно, при подаче этого сигнала на запоминающее устройство коммутации, в качестве сигнала разрешения чтения, чтение из этого устройства будет производиться в нужный момент времени. Временные диаграммы, поясняющие работу схемы совпадения представлены на рисунке 4.13.

Рис. 4.13. Временные диаграммы, поясняющие принцип работы, устройства совпадения.


      1. КОММУТАЦИОННЫЙ ЭЛЕМЕНТ.


Введем понятие коммутационного элемента. Коммутационный элемент - это совокупность запоминающего устройства адреса и ОЗУ запоминающего устройства коммутации, функциональная схема коммутационного элемента представлена на рисунке 4.14. Схема БЛОКА ЦИКЛОВОГО ВЫРАВНИВАНИЯ И КОММУТАЦИИ содержит двадцать четыре коммутационных элемента, т.е. по три на каждый из входящих групповых каналов.


    1. ФУНКЦИОНАЛЬНАЯ СХЕМА БЛОКА ФОРМИРОВАНИЯ ИСХОДЯЩИХ КАНАЛОВ

Б

БЛОК ФОРМИРОВАНИЯ ИСХОДЯЩИХ КАНАЛОВ


ЗУ1


ЗУ2

Рз/сч

  • параллельная шина

  • исходящие групповые каналы

ЛОК ФОРМИРОВАНИЯ ИСХОДЯЩИХ ГРУППОВЫХ КАНАЛОВ, предназначен для формирования 8ми каналов стандарта ИКМ - 30/32 из поступающего на его вход уплотненного во времени и разнесенного в пространстве скоммутированного канала. Для обеспечения непрерывного формирования каналов блок нуждается в двух запоминающих устройствах, в каждый момент времени из одного идет считывание, а в другой идет запись. Структурная схема такого блока представлена на рисунке 4.15.

Рис. 4.15. Структура блока.


Для расчета емкости каждого из двух элементов памяти необходимо выяснить принцип работы блока. В момент записи по параллельной шине передается восемь разрядов одного из каналов, следовательно, ОЗУ должно содержать восемь элементов в столбце. В момент считывания формируются восемь исходящих групповых каналов, в каждый момент времени на выход поступают восемь бит, по одному на каждый канал; следовательно, ОЗУ должно содержать восемь столбцов. Таким образом, общая емкость ОЗУ составляет:

8 * 8 [бит] = 64 [бит]. (4.4)

Организация ОЗУ словарная, но при записи информации каждая ячейка памяти состоит из элементов памяти, входящих в соответствующий столбец матрицы, а при считывании - из элементов, входящих в соответствующую строку. Функциональная схема данного устройства представлена на рисунке 4.16, она состоит из:

  1. Собственно матрицы памяти, они предназначены для хранения информации.

  2. Дешифраторы строк и столбцов, предназначены для правильной работы матриц памяти.

  3. Счетчик предназначен для формирования адресов записи и считывания.

  4. Инвертор предназначен для переключения записи/чтения.

Принцип работы этой схемы заключается в следующем, при записи со счетчика адреса трехразрядный код поступает на дешифратор столбцов (Dст), а дешифратор строк (Dстр) отключается и восемь разрядов одного информационного канала поступает на элементы памяти выбранного столбца. При считывании отключается дешифратор столбцов (Dст), а трехразрядный код счетчика адресов поступает на дешифратор строк (Dстр) и восемь одноименных разрядов разных информационных каналов выбранной строки матрицы поступают на соответствующие восемь выходов исходящих групповых каналов. В результате на выходе коммутационной БИС формируются групповые каналы в стандарте ИКМ -30/32.


ГЛАВА 2

РАЗРАБОТКА СТРУКТУРНОЙ СХЕМЫ УСТРОЙСТВА


    1. СРАВНЕНИЕ ПРОЕКТИРУЕМОЙ СИСТЕМЫ С ЦИФРОВОЙ ТРАНСПОРТНОЙ СЕТЬЮ КОМПАНИИ “МТУ-ИНФОРМ”

Прежде всего необходимо отметить, что обе системы имеют в своей основе кольцевой принцип построения сети, что обеспечивает преимущества по сравнению с радиальной схемой построения сети (см. Введение). Основным отличием проектируемой системы от сети, построенной по принципу Синхронной Цифровой Иерархии, является снижение минимальной пропускной способности канала до 2,048 Мбит/с, это накладывает определенные условия на построение устройств обеспечивающих работу сети. Вторым важным отличием проектируемой системы является децентрализация управления, которая позволяет использовать устройства системы независимо от центрального узла управления, что в конечном итоге позволяет продолжить работу сети при выходе из строя центрального управляющего элемента, и тем самым повысить надежность системы вцелом.


3.2 РАССМОТРЕНИЕ РАЗЛИЧНЫХ ВАРИАНТОВ ПОСТРОЕНИЯ СТРУКТУРНОЙ СХЕМЫ

Исходя из назначения устройства, можно представить устройство в виде некоего блока, который обеспечивает пространственно-временную коммутацию 256ти входящих цифровых каналов, в соответствии с сигналами УСТРОЙСТВА УПРАВЛЕНИЯ, и выравнивает входящие групповые каналы по циклам. Структурная схема такого устройства показана на рисунке 3.1.


БЛОК

КОММУТАЦИИ






УСТРОЙСТВО УПРАВЛЕНИЯ


Шина обмена с внешним контроллером управления


- 2,048 Мбит/с

- Шины обмена





Рис. 3.1 Общее строение устройства коммутации.

Для обеспечения циклового выравнивания входящих групповых каналов в БЛОКЕ КОММУТАЦИИ необходим специальный блок, отвечающий за выравнивание (назовем этот блок БЛОКОМ КОММУТАЦИИ И ЦИКЛОВОГО ВЫРАВНИВАНИЯ), а для синхронизациинеобходимо выделить синхроимпульсы цикловой и сверхцикловой синхронизации. Тогда структурная схема примет вид, показанный на рис. 3.2. Этот вариант укрупненной структурной схемы включает в себя дополнительно БЛОК ВЫДЕЛЕНИЯ ЦИКЛОВОГО И СВЕРХЦИКЛОВОГО СИНХРОНИЗМА.

БЛОК

КОММУТАЦИИ И ЦИКЛОВОГОВЫРАВНИВАНИЯ


БЛОК ВЫДЕЛЕНИЯ ЦИКЛОВОГО И СВЕРХЦИКЛОВОГО СИНХРОНИЗМА







УСТРОЙСТВО УПРАВЛЕНИЯ




Шина обмена с внешним контроллером управления

- 2,048 Мбит/с

- Шины обмена






Рис. 3.2 Укрупненная структурная схема проектируемого устройства.


Далее необходимо рассмотреть принцип коммутации разноименных временных каналов, как отмечалось во Введении, коммутация сводится к перестановке импульсов из одной временной позиции в другую. Но в данном случае такая перестановка возможна только в одном групповом канале, а нам необходимо скоммутировать 8 групповых каналов, т.е. помимо временной коммутации необходима еще и пространственная. Такие требования существенно усложняют проектируемое устройство и поэтому необходимо рассмотреть возможность исключения пространственной коммутации, этого можно добиться объединением входящих групповых каналов в один общий канал с пропускной способностью 16,384 Мбит/c.

2,048 [Мбит/с] * 8 = 16,384 [Мбит/с]. (3.1)

Такое преобразование канала должен выполнять специальный БЛОК ФОРМИРОВАНИЯ ОБЩЕГО КАНАЛА, тогда вся коммутация будет осуществляться только во временной области и это упростит решение задачи построения коммутационного блока. До этого блока необходимо выровнять входящие каналы по циклам, поэтому цикловое выравнивание следует выполнять в отдельном БЛОКЕ ЦИКЛОВОГО ВЫРАВНИВАНИЯ. При таком построении схемы на выходе БЛОКА КОММУТАЦИИ будет сформирован общий канал со скоростью передачи 16,384 Мбит/с, его необходимо разделить на 8 исходящих групповых каналов, для этого требуется БЛОК ОБРАТНОГО ПРЕОБРАЗОВАНИЯ. Структурная схема, отвечающая вышеперечисленным требованиям, изображена на рис. 3.3.








УСТРОЙСТВО УПРАВЛЕНИЯ



  • 2,048 Мбит/с

  • 16,384 Мбит/с

  • Шины обмена

Шина обмена с внешним контроллером управления







Рис. 3.3 Первичный вариант структурной схемы.

При всех достоинствах данного построения, у этой структурной схемы существует недостаток, который заключается во внутреннем умножении тактовой частоты в 8 раз, что накладывает свой отпечатокна построение устройства в целом. В качестве прототипа мне была предложена следующая схема построения устройства (см. рис. 3.4), здесь предложено распараллелить общий канал на 2 канала, по которым поступают четные и нечетные импульсы, это позволяет снизить умножение частоты в два раза, другими словами пропускная способность каждого из внутренних каналов составляет 8,192 Мбит/с.

( 2,048 [Мбит/с] * 8 ) / 2 = 8,192 [Мбит/с]. (3.2)

Такое построение схемы позволяет частично компенсировать недостатки предыдущей схемы и в конечном итоге снизить требования к быстродействию отдельных элементов схемы. В структурной схеме прототипа была реализована возможность объединения нескольких блоков со сходными функциями в один. В результате преобразования блоки ЦИКЛОВОГО ВЫРАВНИВАНИЯ, ВЫДЕЛЕНИЯ ЦИКЛОВОГО И СВЕРХЦИКЛОВОГО СИНХРОНИЗМА и БЛОК ФОРМИРОВАНИЯ ОБЩЕГО КАНАЛА были объединены в БЛОК ЦИКЛОВОГО ВЫРАВНИВАНИЯИ ПРЕОБРАЗОВАНИЯ КОДА ИКМ-30/32. А БЛОКОБРАТНОГО ПРЕОБРАЗОВАНИЯ был переименован в БЛОК ОБРАТНОГО ПРЕОБРАЗОВАНИЯ КОДА. Преобразованная структурная схема устройства коммутации представлена на рис. 3.4.










УСТРОЙСТВО УПРАВЛЕНИЯ


Шина обмена с внешним контроллером управления

  • 2,048 Мбит/с

  • 8,192 Мбит/с

  • Шины обмена






Рис. 3.4 Структурная схема прототипа.


Логичным продолжением рассмотренных вариантов структурных схем, на мой взгляд, является вариант схемы, где общий канал распараллеливается на 8 каналов, что позволяет снизить внутреннюю пропускную способность каналов до 2,048 Мбит/с и, соответственно, не производить внутреннего умножения частоты. Это позволяет существенно снизить требования к быстродействию внутренних элементов и упростить схемотехнику устройства. При детальном рассмотрении структуры можно заметить, что для обеспечения циклового выравнивания входящих групповых каналов необходимо запомнить информацию из этих каналов, приходящую в разное время, а затем начать считывание информации по сигналу синхронизации из УСТРОЙСТВА УПРАВЛЕНИЯ. Как показано во Введении, для выполнения временной коммутации также необходимо запомнить приходящую информацию, а затем считывать эту информацию в порядке соответствующим карте коммутации. Отсюда несложно сделать вывод о целесообразности объединения блоков ЦИКЛОВОГО ВЫРАВНИВАНИЯ и КОММУТАЦИИ, а БЛОК ВЫДЕЛЕНИЯ ЦИКЛОВОГО И СВЕРХЦИКЛОВОГО СИНХРОНИЗМА можно оставить в виде отдельного блока. Такая структурная схема представлена на рис. 3.5.


Рассмотрим подробнее назначение блоков и их отличия отпрототипа:


  1. БЛОК ЦИКЛОВОГОВЫРАВНИВАНИЯ И КОММУТАЦИИ предназначен для приема 8ми входящих групповых каналов формата ИКМ – 30/32 их последующего выравнивания, временного уплотнения и коммутации. По сравнению с прототипом такое объединение функций позволило снизить внутреннюю частоту с 8192 кГц до 2048 кГц, т.е. в четыре раза, а задержку передачи информации с 2 – 3 циклов в прототипе, до 1 - 2 за счет объединения функций коммутации и выравниванияв одном блоке. Снизить внутреннюю частоту до тактовой частоты входного сигнала стало возможным из-за пространственного распараллеливания разрядов уплотненного общего канала и передачи этих разрядов по параллельной шине. А так как все восемь разрядов информационного канала всегда коммутируются по одному адресу, то пространственной коммутации не требуется, а весь процесс коммутации сводится, как показано выше лишь к перестановке канала из одной временной позиции в другую.

  2. БЛОК ВЫДЕЛЕНИЯ ЦИКЛОВОГО И СВЕРХЦИКЛОВОГО СИНХРОНИЗМА предназначен для выделения из информационных каналов потока ИКМ – 30/32 сигналов цикловой и сверхцикловой синхронизации, которые позволяют синхронизировать работу устройства в целом и выровнять входящие групповые каналы. Этот блок принципиально не отличается от аналогичного блока в прототипе.

  3. БЛОК ФОРМИРОВАНИЯ ИСХОДЯЩИХ КАНАЛОВ предназначен для преобразования скоммутированного уплотненного временного канала в 8 выходных групповых каналов и вставки в них служебных каналов, пришедших из УСТРОЙСТВА УПРАВЛЕНИЯ. Принципиальным отличием от аналогичного блока в прототипе является отсутствие повышенной тактовой частоты входящего уплотненного канала и наличие 8ми разрядной шины на входе блока.


ГЛАВА 4

ВЫБОР СХЕМО-ТЕХНОЛОГИИ ПРОЕКТИРУЕМОЙ БИС


    1. КРАТКИЙ ОБЗОР СУЩЕСТВУЮЩИХ СХЕМО-ТЕХНОЛОГИЙ ПРИМЕНЯЕМЫХ В ИНТЕГРАЛЬНЫХ СХЕМАХ

Рассмотрим наиболее распространенные схемотехнологии применяемые в интегральных схемах:
  1. Транзисторно-транзисторная логика (ТТЛ).

  2. Эмиттерно-связанная логика (ЭСЛ).

  3. Логика, построенная на основе структуры метал-диэлетрик-полупроводник с п-каналом (пМДП).

  4. Логика, построенная на основе структуры метал-диэлетрик-полупроводник с транзисторами разной проводимости (КМДП).


      1. ТЕХНОЛОГИЯ ТТЛ.

Технология ТТЛ основана на биполярных структурах. Базовый элемент ТТЛ представляет собой схему, содержащую один многоэмиттерный транзистор и один обычный (см. рис. 5.1), это логическая схема И-НЕ (функцию И выполняет транзистор VT1, а функцию инверсии выполняет транзистор VT2).



Рис. 5.1. Базовый элемент ТТЛ.


Подобная схема обладает низкой помехоустойчивостью и низким быстродействием, быстродействие можно увеличить, используя сложный инвертор, который позволяет сократить время включения (переход из логического «0» в логическую «1»); но время выключения (переход из логической «1» в логический «0») сократить, не удается.

Более высокое быстродействие позволяют получить схемы субсемейства ТТЛШ (транзисторно-транзисторная логика с использованием транзисторов с барьером Шотки; см. рисунок 5.2). В таких схемах барьер Шотки создает нелинейную обратную связь в транзисторе, в результате транзисторы не входят в режим насыщения, хотя и близки к этому режиму. Следовательно, практически исключается время рассасывания, что позволяет существенно увеличить быстродействие.


Р


ис. 5.2. Транзистор Шотки.


      1. ТЕХНОЛОГИЯ ЭСЛ.

Т


ехнология
ЭСЛ является так же, как и технология ТТЛ, биполярной, т.е. элементы строятся с использованием биполярных структур. Основой элементов ЭСЛ является так называемый «переключатель тока», на основе которого строится базовый элемент этой технологии - ИЛИ- -НЕ (см. рис. 5.3); по выходу1 данной схемы реализуется логическая функция ИЛИ-НЕ, а по выходу2 - ИЛИ.


Рис. 5.3. Базовый элемент ЭСЛ.


Из-за низкого входного сопротивления схемы ЭСЛ обладают высоким быстродействием и работают преимущественно в активном режиме, следовательно, помеха попавшая на вход усиливается. Для повышения помехоустойчивости шину коллекторного питания делают очень толстой и соединяют с общей шиной.

По сравнению со схемами ТТЛ схемы ЭСЛ обладают более высоким быстродействием, но помехоустойчивость у них гораздо ниже. Схемы ЭСЛ занимают большую площадь на кристалле, потребляют большую мощность в статическом состоянии, так как выходные транзисторы открыты и через них протекает большой ток. Схемы, построенные по данной технологии не совместимы со схемами, построенными по другим технологиям, использующим источники положительного напряжения.


      1. ТЕХНОЛОГИЯ пМДП.


В отличие от технологий, рассмотренных выше, технология пМДП основана на МДП - структурах, которые обеспечивают следующие преимущества по сравнению с биполярными:

  1. Входная цепь (цепь затвора) в статическом режиме практически не потребляет тока (высокое входное сопротивление);

  2. Простая технология производства и меньшая занимаемая площадь на кристалле.

О


сновными логическими схемами изготовлеваемыми на основе пМДП являются схема ИЛИ-НЕ и И-НЕ (см. рис. 5.4 и рис. 5.5).

Р


ис. 5.4. Схема ИЛИ-НЕ.

Рис. 5.5. Схема И-НЕ.


К недостаткам этих схем можно отнести невысокое быстродействие, по сравнению со схемами ТТЛШ и ЭСЛ. Но в настоящее время благодаря применению новых технологий (окисная изоляция, использование поликремневых затворов, технология «кремний на сапфире») создаются быстродействующие МДП структуры.


5.1.4. ТЕХНОЛОГИЯ КМДП.


Следующим шагом развития МДП технологии стало использование комплиментарных МДП транзисторов, т.е. транзисторов с разным типом проводимости, причем основными являются транзисторы п-типа; а транзисторы р-типа используются в качестве динамической нагрузки.

Использование КМДП-схем по сравнению со схемами пМДП позволяет снизить потребляемую мощность, повысить быстродействие и помехоустойчивость, однако это достигается за счет увеличения площади занимаемой на кристалле и усложнения технологии производства.

Б


азовыми элементами
КМДП-схем являются, как и для пМДП, логические элементы ИЛИ-НЕ и И-НЕ (см рис.5.6 и 5.7).


Р

ис. 5.6. Схема ИЛИ-НЕ.

Рис. 5.7. Схема И-НЕ.


К особенностям интегральных схем, построенных по технологии КМДП можно отнести следующее:

  1. Чувствительность к статическому электричеству (для защиты в буферные каскады ставятся диоды);

  2. Тиристорный эффект (в КМДП структурах образуются паразитные биполярные, подобные тиристору, структуры между шинами питания). При включении питания тиристор включается и замыкает шину «+» на общую шину (для защиты используется окисная изоляция).


    1. ВЫБОР СХЕМОТЕХНОЛОГИИ ПОСТРОЕНИЯ БИС


При сравнении рассмотренных выше схемотехнологий не трудно придти к следующим выводам:

  1. В биполярных технологиях базовым является элемент реализующий лишь одну логическую функцию (И-НЕ в ТТЛ(Ш) и ИЛИ-НЕ в ЭСЛ), в то время как базовыми в МДП технологиях являются и те и другие логические элементы. Конечно, можно любую логическую функцию перевести в базисы И-НЕ или ИЛИ-НЕ, но это усложняет и процесс создания схемы, и саму схему. Следовательно с этой позиции схемы предпочтительней строить на основе МДП структур.

  2. Так как внутреннее умножение частоты в проектируемой БИС было устранено, то быстродействие не играет значительной роли, следовательно, технология ЭСЛ отпадает; так как интегральные схемы, построенные по данной технологии, потребляют значительную мощность и менее помехоустойчивы, чем все остальные; а для обеспечения питания таких схем необходимы специальные каскады.

  3. У схем МДП более простая технология изготовления, что сказывается на себестоимости всего устройства в целом, следовательно, с этих позиций технология МДП предпочтительней биполярной.

В результате анализа различных технологий (см. ГЛАВА 9) было отдано предпочтение технологии КМДП, как наиболее оптимальной для решения данной задачи.


    1. СХЕМЫ КМДП С ТРЕЬИМ СОСТОЯНИЕМ


Для решения некоторых задач, например, таких как подключение нескольких устройств к одной шине, используются схемы с третьим состоянием. Помимо двух логических уровней у такой схемы есть еще одно - третье состояние, в котором выход (иногда вход)схемы отключен, и сигналы проходящие по шине в этот момент не влияют на элементы данной схемы, и в тоже время на шину не поступают сигналы от отключенных таким способом элементов. В результате схемы с третьим состоянием позволяют избежать наложения сигналов от разных устройств, подключенных к одной шине и, следовательно, избежать помех в общих для нескольких устройств проводниках. Так как для построения схемы была выбрана технология КМДП, то рассмотрим схему с тремя состояниями на примере инвертора построенного по технологии КМДП, схема этого устройства изображена на рисунке 5.8.

Транзисторы VT1 и VT2 представляют собой обычный КМДП инвертор, подключенный к источнику питания и общей шине через транзисторные ключи, построенные на транзисторах VT3 и VT4.


Р


ис. 5.8. Схема КМДП с тремя состояниями.

Р

ассмотрим принцип работы данной схемы. Управление ей осуществляется двумя входами Z и Z. Если на вход Z подать напряжение логической единицы, то транзисторы VT3 и VT4 откроются и схема работает как обычный инвертор, а при подаче на управляющий вход напряжения логического нуля транзисторы VT3 и VT4 закроются и на выходе схемы окажется очень большое сопротивление. Таблица истинности такого элемента сведена в таблицу 5.1.

Таблица 5.1.


Вход


Z


Z


Выход


0

1

0

1


0

0

1

1


1

1

0

0


Отключен

Отключен

1

0


ГЛАВА 5

РАЗРАБОТКА ПРИНЦИПИАЛЬНЫХ ЭЛЕКТРИЧЕСКИХ СХЕМ БАЗОВЫХ ЯЧЕЕК ПРОЕКТИРУЕМОЙ ЗАКАЗНОЙ БИС


Любое цифровое устройство предназначено для выполнения той или иной логической функции, следовательно, такое устройство можно представить в виде элементарных ячеек, таких как НЕ, И-НЕ, ИЛИ-НЕ. Рассмотрим их схемы и принцип работы.
Из-за того, что разработка элементов велась на программе схемотехнического моделирования в стандарте ANSI, то обозначения элементов не совпадают принятыми в нашей стране; соответствие элементов показано на рисунке 6.1.

Рис. 6.1. Таблица соответствия элементов.

    1. ЯЧЕЙКА НЕ (ИНВЕРТОР).


Инвертор представляет собой элемент, с помощью которого реализуется логическая функция НЕ, т.е. при поступлении на вход логической единицы на выходе образуется логический ноль, а при поступлении на вход логического нуля на выходе образуется логическая единица. Результат схемотехнического моделирования и таблица истинности данного элемента представлены на рисунке 6.2.

Принцип работы этой схемы заключается в следующем, при поступлении на вход напряжения логической единицы транзистор VT1 открывается, а VT2 закрывается, напряжение на выходе падает до величины логического нуля (см. осциллограмму на рисунке6.2). При подаче на вход схемы напряжения логического нуля транзисторы VT1 закрывается, а VT2 открывается, на VT1 возникает падение напряжения и напряжение на выходе начинает возрастать до величины логической единицы (см. осциллограмму на рисунке 6.2).



Рис. 6.2. Схема инвертора.


    1. ЯЧЕЙКА ИЛИ-НЕ


СхемаИЛИ-НЕ представляет собой элемент, который при поступлении хотя бы на один его из входов напряжения логической единицы выдает на выходе логический ноль, в противном случае на выходе схемы ИЛИ-НЕ будет логическая единица.

Ячейка ИЛИ-НЕ на два входа представлена на рисунке 6.3. Рассмотрим принцип работы данного элемента. При поступлении напряжения логической единицы на один из входов схемы, один из входных транзисторов (VT1 или VT2) открывается, а соответствующий ему нагрузочный транзистор (VT3 или VT4) закрывается, в результате выход оказывается подключенным к «земле», т.е. на выходе образуется логический ноль. При поступлении на оба входа схемы напряжения логического нуля, транзисторы VT1 и VT2 закрываются, а нагрузочные транзисторы наоборот открываются, в результате на закрытых транзисторах образуется падение напряжения и на выход схемы поступает напряжение логической единицы. На осциллограмме (см. рис. 6.3) представлены эпюры напряжений на входах и выходе схемы, иллюстрирующие работоспособность данного элемента, на этом же рисунке представлена таблица истинности элемента ИЛИ-НЕ.

Иногда требуются схемы ИЛИ-НЕ с большим количеством входов. Для построения таких схем достаточно добавить по два транзистора на каждый вход, транзистор п-типа подключить параллельно другим транзисторам п-типа, а транзистор р-типа подключить последовательно другим транзисторам р-типа. Схема ИЛИ-НЕ на три входа изображена на рисунке 6.4. Принцип работы данной схемы не отличается от принципа работы схемы ИЛИ-НЕ на два входа.





Р


ис. 6.3. Ячейка ИЛИ-НЕ на два входа.

Рис. 6.4. Схема ИЛИ-НЕ на три входа.


    1. ЯЧЕЙКА И-НЕ


Схема И-НЕ представляет собой элемент, который при поступлении на все входы напряжения логической единицы выдает на выходе напряжение логического нуля, в противном случае на выходе будет логическая единица.

Схема И-НЕ на два входа представлена на рисунке 6.5. Рассмотрим принцип работы данного элемента. При поступлении хотя бы на один из входов напряжения логического нуля один из входных транзисторов (VT1 или VT2) закрывается, на нем образуется падение напряжения, а один из нагрузочных транзисторов (VT3 или VT4) открывается, в итоге на выходе образуется напряжение логической единицы. При поступлении на оба входа напряжения логической единицы, оба транзистора VT1 и VT2 открываются, а транзисторы VT3 и VT4 закрываются, и выход оказывается подключен к «земле», другими словами на выходе действует напряжение логического нуля.




Рис. 6.5. Схема И-НЕ на два входа.


Иногда требуются схемы И-НЕ с большим количеством входов. Для построения таких схем достаточно добавить по два транзистора на каждый вход, транзистор п-типа подключить последовательно другим транзисторам п-типа, а транзистор р-типа подключить параллельно другим транзисторам р-типа. Схема ИЛИ-НЕ на три входа изображена на рисунке 6.6. Принцип работы данной схемы не отличается от принципа работы схемы ИЛИ-НЕ на два входа.