ПЛИС Xilinx семейства Virtex™ (стр. 8 из 9)

3. Данные принимаются по нарастающему фронту CCLK при условии, что сигнал BUSY при этом имеет значение ‘0’. В случае, если сигнал BUSY имел значение ‘1’ от предыдущей записи, данные не принимаются. Данные снова будут приниматься по первому же нарастающему фронту CCLK после перехода BUSY в состояние ‘0’; при этом данные должны удерживаться до этого события.

4. Повторять шаги 2 и 3 до тех пор, пока не будут переданы все данные.

5. Перевести сигналы

и в неактивное состояние.

Алгоритм процедуры записи показан на Рис. 17. Отметим, что если сигнал CCLK медленнее, чем

, FPGA не будет выставлять сигнал BUSY, в этом случае обмен подтверждениями готовности после реального приема данных не нужен, и данные могут просто вводиться в FPGA по каждому циклу сигнала CCLK.

Преждевременное прекращение процедуры

После установки активного уровня сигнала

, пользователь не может переключаться с записи на чтение или наоборот. В противном случае такое действие приведет к преждевременному прекращению текущей пакетной команды. Устройство будет оставаться в состоянии BUSY (занято) до тех пор, пока прерванная процедура будет завершена. После прекращения процедуры, для продолжения приема пакета, необходимо повторить передачу того слова, которое было прервано не на границе слова.

Для того чтобы инициировать преждевременное прекращение процедуры записи, необходимо перевести сигнал

в неактивное состояние. Как показано на Рис. 18, прекращение процедуры начнется с приходом нарастающего фронта CCLK.

6.1.4. Использование резкима периферийного сканирования для конфигурирования Virtex

Для конфигурирования в режиме периферийного сканирования используются только специальные контакты порта тестового доступа (TestAccessPort — ТАР) в соответствии со стандартом IEEE 1149.1.

Конфигурирование через порт ТАР выполняется с помощью специальной команды CFG_IN. Эта команда позволяет преобразовать входные данные, поступающие на вход TDI, в пакет данных для внутренней шины конфигурирования.

Для конфигурирования FPGA через порт периферийного сканирования необходимо выполнить следующие действия:

1. Загрузить команду CFG_IN во внутренний регистр команд (instructionregister — IR).

2. Ввести состояние Shift-DR (SDR).

3. Выдать стандартный конфигурационный bitstream на TDI.

4. Возвратиться к состоянию Run-Test-Idle (RTI).

5. Загрузить в регистр IR команду JSTART.

6. Ввести состояние SDR.

7. Выдать ТСК для длины последовательности (длина программируемая).

8. Возвратиться к состоянию RT1.

Как отмечалось ранее, конфигурирование и обратное считывание всегда доступно в режиме периферийного сканирования. Для выборки режима необходимо подать код <101> или <001> на контакты М2, Ml, М0.

6.2. Последовательность конфигурации

Конфигурирование устройств Virtex -- процесс, состоящий из трех фаз. В первой фазе конфигурирования очищается память. Следующая фаза — загрузка данных в конфигурационную память. Наконец, активизируется логика (фаза Start-Up).

Обычно процесс конфигурирования запускается автоматически после подачи напряжения питания, однако, как будет описано далее, он может быть задержан пользователем. Конфигурационный процесс может также быть инициирован установкой активного уровня сигнала

. Переход сигнала в состояние ‘1’ означает окончание фазы очистки памяти, а установка активного уровня сигнала DONE (‘1’) означает окончание процесса в целом.

Временная диаграмма для конфигурационных сигналов после подачи напряжения питания показана на Рис. 19, а соответствующие временные характеристики — в Табл. 12.

6.2.1. Задержка конфигурирования

Конфигурирование FPGA может быть задержано удержанием сигнала на контакте

в, состоянии низкого логического уровня до момента готовности системы к конфигурированию. На протяжении фазы очистки конфигурационной памяти последовательность операций состоит из повторения цикла очистки памяти по всем адресам. Эти операции продолжаются до окончания одного полного цикла очистки памяти по всем адресам после установки сигнала на входе в состояние ‘1’. Таким образом, задержка процесса конфигурирования равнозначна продолжению фазы очистки памяти.

Таблица 12. Значения временных параметров при подаче питания.

Параметр	Значение
	min	max
	2.0 мс
	100 мкс
	0.5 мкс	4.0 мкс
	300 нс

Другой вариант — подача от источника с открытым стоком сигнала низкого уровня на вход

. Источник сигнала с открытым стоком необходим потому, что контакт — двунаправленный и работает как выход, имеющий низкий логический уровень во время фазы очистки памяти. Увеличение времени удержания низкого логического уровня на этом контакте приводит, к тому, что конфигурационный автомат продолжает выполнять фазу очистки памяти. Таким образом, процесс конфигурирования задерживается, не входя в фазу загрузки данных.

6.2.2. Последовательность вхождения в штатный режим работы

При выполнении вхождения в штатный режим работы по умолчанию глобальный сигнал управления третьим состоянием (globaltristate - GTS) активизируется через один цикл CCLK после перехода сигнала DONE в состояние ‘1’. Это позволяет выходам FPGA включиться надлежащим образом.

Одним циклом CCLK позже активизируются сигнал глобальной установки/сброса (GlobalSet/Reset — GSR) и глобального разрешения записи (GlobalWriteEnable — GWE). Это создает условия для начала нормальной работы внутренних запоминающих элементов.

Временная диаграмма для этих событий может быть изменена. Кроме того, события GTS, GSR и GWE могут активизироваться после перехода всех выходов DONE в высокое состояние при конфигурировании множественных устройств FPGA, что позволяет начинать их работу в штатном режиме синхронно. Во время выполнения последовательности допускается включение на любой фазе паузы до момента нормального захвата следящей системы схемы автоподстройки задержки (DLL).

6.3. Формат потока конфигурационных данных

Кристаллы Virtex конфигурируются последовательной загрузкой в них фреймов данных, которые объединены в двоичный поток (bitstream). В Табл. 13 представлены объемы конфигурационной последовательности для кристаллов Virtex.

Таблица 13. Размер конфигурационной последовательности для различных микросхем семейства Virtex

Кристалл	Конфигурационные биты
XCV50	559 200
XCV100	781 216
XCV150	1 040 096
XCV200	1 335 840
XCV300	1 751 808
XCV400	2 546 048
XCV600	3 607 968
XCV800	4 715 616
XCV1000	6 127 744

7.Обратное считывание

Конфигурационные данные, записанные в конфигурационной памяти FPGA, могут быть считаны обратно для выполнения верификации. Наряду с этими данными возможно обратное считывание содержимого всех триггеров/защелок, LUTRAMs, BlockRAMs. Эта возможность используется для выполнения отладки проектов в реальном масштабе времени.

8.Характеристики микросхем семейства Virtex по постоянному току

В Табл. 14 приведены максимально допустимые значения параметров микросхем семейства Virtex по постоянному току.

Таблица 14. Диапазон максимально допустимых значений параметров микросхем семейства Virtex по постоянному току

Обозна-чение	Описание		Значение	Единица измерения
	Напряжение питания ядра относительно GND		-0.5…3.0	В
	Напряжение питания выходных каскадов относительно GND		-0.5…4.0	В
	Входное опорное напряжение		-0.5…3.6	В
	Напряжение входного сиг-нала относительно GND	Используя	-0.5…3.6	В
		Не используя	-0.5…5.5	В
	Напряжение, прикладываемое к 3-стабильному выходу		-0.5…5.5	В
	Максимальное время нарастания напряжения питания от 1 до 2.375 В		50	мс
	Температура хранения (окружающей среды)		-65…+150	°C
	Максимальная температура припоя		+260	°C
	Максимальная рабочая температура контактов		+125	°C

Внимание! Превышение максимальных значений ведет к повреждению кристалла.