на тему «плис» (стр. 6 из 9)

· высокое быстродействие реализуемых устройств;

· возможность точного предсказания задержки распространения сигналов;

· высокую скорость автоматической разводки СБИС;

· возможность размещения выводов СБИС в соответствии с требованиями разработчика.

Рис. 17 Организация логического блока

Каждый элемент ввода-вывода содержит: триггеры, позволяющие реализовать временное хранение принимаемого и передаваемого бит данных; буфер, работающий в режимах: ввод, вывод, двунаправленный, выход с открытым коллектором, и обеспечивающий возможность управления его скоростью переключения (рис.18).
Программируемая скорость изменения фронта выходного сигнала позволяет уменьшать шумы при переключении. Кроме того, микросхемы FLEX 10KA имеют на контактах подтягивающие clamp диоды для 3,3В PCI совместимости.
Архитектура FLEX 10K поддерживает MultiVolt I/O интерфейс, который позволяет микросхемам FLEX 10K в любых корпусах взаимодействовать с системами с различным напряжением питания. Микросхемы имеют наборы контактов питания для внутреннего ядра и входных буферов (VCCINT) и для выходных драйверов (VCCIO).
При синтезе конечных автоматов на FLEX10K входные буферы ПЛИС могут использоватьтся в качестве элементов памяти конечных автоматов. Конечные автоматы типа Мили, допускающие такую реализацию, получили название автоматов класса E, а конечные автоматы типа Мура – автоматов класса F. Такой подход позволяет уменьшить число используемых макроячеек ПЛИС, в среднем, в 3,5 раза, а для отдельных реализаций – в 8–9 раз.

Рис. 18 Функциональная схема элемента ввода – вывода

Отличительной особенностью семейства FLEX 10K является наличие модулей памяти общей емкостью до 24 кбит, использование которой не ведет к уменьшению доступных разработчику логических ресурсов (логических элементов). Каждый блок памяти (рис.19) представляет собой ОЗУ емкостью 2048 (4096) бит и состоит из локальной матрицы соединений, собственно модуля памяти, синхронных буферных регистров, а также программируемых мультиплексоров.

Сигналы на вход локальной матрицы соединений блока памяти поступают со строки глобальной матрицы соединений . Тактовые и управляющие сигналы поступают с глобальной шины управляющих сигналов.

Выход блока памяти может быть скоммутирован как на строку, так и на столбец глобальной матрицы соединений.

Наличие синхронных буферных регистров и программируемых мультиплексоров позволяет конфигурировать блок памяти как ЗУ с организацией 256х8, 512х4, 1024х2, 2048х1. Кроме того, он может быть использован или как ПЗУ, или как FIFO. Наличие блока памяти дает возможность табличной реализации таких элементов устройств ЦОС, как перемножители, АЛУ, сумматоры и т.п., имеющих быстродействие до 100 МГц (конечно при самых благоприятных условиях, реально быстродействие арифметических устройств, реализованных на базе блока памяти, составляет 10 – 50 МГц)

Все ПЛИС семейства FLEX10K совместимы по уровням с шиной PCI, имеют возможность как последовательной, так и параллельной загрузки, полностью поддерживают стандарт JTAG.

Рис. 19 Функциональная схема блока памяти

В течение первых лет развития ПЛИС они были представлены архитектурами CPLD и FPGA в «чистом» виде. Каждая из этих архитектур имеет свои достоинства и недостатки. Стремление к сочетанию достоинств CPLD и FPGA и рост уровня интеграции БИС/СБИС привели к появлению ПЛИС с комбинированной архитектурой. Класс ПЛИС с комбинированной архитектурой не имеет таких четких границ, как классы CPLD и FPGA, отличается большим разнообразием вариантов и различной степенью близости к тому или иному классическому типу ПЛИС. Не имеет он и общепринятого названия. Тем не менее, представляется целесообразным рассматривать ПЛИС с комбинированной архитектурой как отдельный класс, поскольку принадлежащие к нему схемы трудно квалифицировать как FPGA или CPLD, что подтверждается и разнобоем в названиях, используемых для таких схем различными фирмами.

Примером первых ПЛИС с комбинированной архитектурой могут служить микросхемы семейств APEX фирмы Altera (FLEX, Flexible Logic Element matriX).Архитектура APEX20K сочетает в себе как достоинства FPGA ПЛИС с их таблицами перекодировок, входящими в состав логического элемента, так и логику вычисления совершенных дизъюнктивных нормальных форм, характерную для ПЛИС CPLD , а также встроенные модули памяти (рис.20). Сходной архитектурой обладает и семейство Virtex фирмы Xilinx.

Рис. 20. Архитектура ПЛИС APEX20K.

Фактическое существование ПЛИС с комбинированной архитектурой и отсутствие для них общепринятого обобщающего названия вносят ощутимые неудобства в процесс составления классификации ПЛИС. Зачастую ПЛИС с комбинированной архитектурой представляются производителем под каким-либо конкретным именем, в котором не упоминаются ни CPLD, ни FPGA. Таких имен много, и на их основе не провести какую-либо классификацию. Общепризнанной окажется та терминология, которая исходит от крупнейших фирм-производителей микросхем этого типа. В то же время отнесение той или иной микросхемы в соответствующий раздел описания или справочной таблицы требует определенности в трактовке ее типа. Поэтому здесь наряду с узким применяется и широкое толкование термина FPGA. При этом выделяются «классические» FPGA с их канонической архитектурой, а ПЛИС комбинированной архитектуры при необходимости (главным образом, при описании справочных данных) относятся к FPGA в широком смысле этого понятия. Обоснованием такого подхода служит то, что в комбинированных архитектурах черты FPGA обычно проявляются более выражение, чем черты CPLD. Сказанное выше отображается на рис. 2, а объединением классических FPGA и ПЛИС с комбинированными архитектурами общим прямоугольником из штриховых линий.
Термин SOPC (System On Programmable Chip), т.е. «система на программируемом кристалле» относится к ПЛИС наибольшего уровня интеграции, содержащим сотни тысяч или даже миллионы эквивалентных вентилей [3]. Такой высокий уровень интеграции достигается только с помощью самых современных технологических процессов (малые топологические нормы проектирования, многослойность систем металлизации и т.д.). На основе прогрессивных технологических процессов обеспечивается одновременно высокий уровень интеграции и высокое быстродействие БИС/СБИС. В результате становится возможной интеграция на одном кристалле целой высокопроизводительной системы.
Классификация по уровню интеграции (рис. 2, б) дана кратко и отражает, главным образом, ситуацию последних годов — бурный рост уровня интеграции ПЛИС и выделение из них класса «системы на кристалле». В силу связи между уровнем интеграции и архитектурой, классификация не является строгой, и в ней имеется некоторое смешение двух признаков, однако она принята в показанном виде ради соответствия практически сложившимся понятиям.
ПЛИС с широким диапазоном изменения уровня интеграции (от простых до содержащих сотни тысяч вентилей) отнесены к «досистемным» в том смысле, что для них не рассматривались вопросы создания целых систем на одном кристалле. Класс SOPC делится на подклассы однородных и блочных систем на кристалле.
В однородных SOPC различные блоки системы реализуются одними и теми же аппаратными средствами, благодаря программируемости этих средств. При разработке систем используются так называемые «единицы интеллектуальной собственности» IP (Intellectual Properties), т. е. заранее реализованные параметризируемые мегафункции для создания тех или иных частей системы. Все блоки системы при этом являются полностью синтезируемыми, перемещаемыми и могут располагаться в разных областях кристалла. Создание IP стало важной сферой деятельности многих фирм, предлагающих на рынке широкий спектр разнообразных решений. Заметим, что приобретение IP обычно требует немалых затрат. Используя IP, проектировщик размещает на кристалле нужные ему блоки, которые будем называть soft-ядрами (Softcores).
Блочные SOPC имеют аппаратные ядра, т. е. специализированные области кристалла, выделенные для определенных функций. В этих областях создаются блоки неизменной структуры, спроектированные по методологии ASIC (как области типа БМК или схем со стандартными ячейками), оптимизированные для заданной функции и не имеющие средств ее программирования. Такие блоки будем называть hard-ядрами (Hardcores). Реализация функций специализированными аппаратными ядрами требует значительно меньшей площади кристалла в сравнении с реализациями на единых программируемых средствах и улучшает другие характеристики схемы, в первую очередь, быстродействие блоков, но уменьшает универсальность ПЛИС. Снижение универсальности сужает круг потребителей ПЛИС, т. е. тиражность их производства, что, в противовес факторам, удешевляющим схему, ведет к их удорожанию. Преобладание того или иного из указанных факторов зависит от конкретной ситуации.
Сейчас на рынке появилось большое число различных SOPC, и среди них наметились свои подклассы и проблемные ориентации. Не пытаясь детально классифицировать все варианты, целесообразно разделить блочные SOPC хотя бы на две группы: имеющие аппаратные ядра процессоров и не имеющие их. Первые представляют БИС/СБИС по-настоящему универсальные, т. к. содержат полный комплект блоков, характерных для микропроцессорной системы (имеется в виду цифровая часть системы, но следует отметить, что у некоторых SOPC есть и аналоговые блоки для ввода, предварительной обработки и последующей оцифровки аналоговых сигналов). Вторые специализированы и ориентированы на те или иные конкретные приложения. Но и здесь нужно отметить наличие у некоторых SOPC второго типа интерфейсных средств для сопряжения с процессором и ОЗУ различных типов, что облегчает построение целостных систем с применением таких SOPC.
Примером таких ПЛИС могут служить микросхемы семейств Cyclone III и Stratix III фирмы Altera.
Семейство Cyclone III сочетает высокую функциональность, низкое энергопотребление и низкую стоимость. Применение современного технологического процесса 65 нм и программного обеспечения Quartus II, позволяет снизить энергопотребление более чем на 50% по сравнению с предыдущим семейством Cyclone II. Основные ресурсы семейства Cyclone III представлены на рис. 21.