Техническое обслуживание процессоров (стр. 3 из 4)

Значительные усовершенствования и высокие технические данные значительно увеличивают производительность новых процессоров. Однако на практике их реальная эффективность во многом зависит от типа решаемых задач. Core i7 не будут иметь явного преимущества над традиционными многоядерными процессорами Core при однопотоковой загрузке.

3.4 Процессорные технологии Corei7

Четырех ядерные процессоры Intel Core i7 показывают во многих тестах рекордную производительность, добиваться которой позволяет использование фирменных процессорных технологий Intel:

- Intel Turbo Boost – при необходимости позволяет работающим ядрам повышать тактовую частоту (с шагом 133 МГц) до максимально возможной по тепловой защите. Неиспользуемые ядра могут программно переводиться в режим нулевого энергопотребления;

- технология Intel Smart Cache обеспечивает высокую производительность и эффективность кэш-памяти, оптимизирована для самых современных многопоточных игр;

- технология Intel QuickPath Interconnect разработана для повышения пропускной способности и снижения задержек в процессе обмена. С процессорами Extreme Edition она позволяет достигнуть суммарных скоростей передачи данных до 25,6 ГБ/с;

- технология Intel HD Boost значительно повышает производительность в мультимедийных задачах. Команды из наборов дополнительных инструкций выполняются за один тактовый цикл, позволяя достичь нового уровня эффективности с приложениями, оптимизированными для набора команд SSE4.

3.5 Архитектура Corei7

Согласно официальным сведениям первые процессоры Nehalem обладают, по крайней мере, 731 млн. транзисторов, что на 10,7% меньше, чем у «квадов» Penryn Yorkfield. В то же время, площадь кристалла Core i7 увеличена с 214 до 263 мм², приведён на рисунке 5.

Рисунок 5- Архитектурное строение Core i7

Процессоры Bloomfield имеют нативный четырехъядерный дизайн, тогда как структура их предшественников – Core 2 Quad – представляла собой мультичиповый модуль из пары Core 2 Duo. К числу основных элементов кристалла Core i7 принадлежат четыре физических ядра, разделяемый кэш третьего уровня, встроенный контроллер памяти DDR3 и шина QuickPath Interconnect (QPI).

Каждое из четырех ядер Bloomfield, в свою очередь, распределяется на меньшие блоки приведён на рисунке 6.

Рисунок 6- Устройство каждого ядра

На рисунке изображено устройство ядро процессора, оно состоит из кэша данных первого уровня, кэш прерываний второго уровня, ваборка инструкций кэша первого уровня, инструкция декода и миропрограмм, упорядочности памяти и выполняемости, выполняемости устройств, порядок планирования, подкачки и ветки прогноза. Ядро многоядерного процессора дает нам новую инструцию SSE4.2, улучшенный замок поддержки, дополнительную кэш и иерархию, улучшенный цикл, улучшенная ветка прогноза, быстрая виртуализация, одновременная много поточность и более глубокий буфер.

Ширина конвейера Core i7 сохранена на уровне 4-х инструкций за такт; при этом значительно расширены буферы резервирования, загрузки, хранения и внеочередного выполнения операций. Эти изменения помогают оптимизировать энергопотребление CPU и более эффективно распараллеливать вычисления.

3.6 Платформа LGA1366

Жизнеспособность процессоров линейки Core i7 обеспечивают соответствующие материнские платы на базе чипсета Intel X58 Express (Tylersburg). Упомянутый набор логики, в свою очередь, состоит из северного моста X58 IOH и южного моста ICH10(R), знакомого по актуальным предложениям на 775-м сокете. Структурная схема чипсета Intel X58 приведена на рисунке 7.

Рисунок 7- Структурная схема чипсета Intel X58.

Официально Core i7 рекомендуется использовать с планками DDR3-1066 (8,5 Гбит/с), однако существуют достоверные сведения об успешной работе на платах Intel X58 модулей памяти номиналом 1600 МГц и выше. В расчете на трехканальные комплекты оперативной памяти предусматривается, как правило, 3 или 6 слотов RAM; максимальный объем устанавливаемой DDR3 – 4 ГБ на один слот. На всякий случай отметим, что материнские платы LGA1366 под DDR2 выпускаться не будут, т.к. поддержка второго поколения DDR не реализована на уровне контроллера.

3.7 Структурная схема Соre i7

При работе процессора на базе микроархитектуры Nehalem инструкции x86 выбираются из кэша инструкций L1 (Instruction Сache) размером 32 Кбайт (рис. 2). Команды загружают из кэша блоками фиксированной длины, из которых выделяются инструкции, направляемые на декодирование. Поскольку инструкции x86 имеют переменную длину, а блоки, которыми команды загружаются из кэша, — фиксированную длину, при декодировании команд нужно определить границы между отдельными командами.

Информация о размерах команд хранится в кэше инструкций L1 в специальных полях (по 3 бита информации на каждый байт инструкций). Эту информацию для определения границ команд можно было бы использовать в самом декодере непосредственно в процессе их декодирования. Перед декодированием производится выделение команд из выбранного блока. Данная процедура называется предварительным декодированием (PreDecode) и позволяет поддерживать постоянный темп декодирования независимо от длины и структуры команд.

В процессорах с микроархитектурой Nehalem, так же как и в процессорах с микроархитектурой Intel Core, выборка команд производится 16-байтными блоками, то есть за каждый такт из кэша загружается 16-байтный блок команд, приведён на рисунке 8.