Анализ алгоритма работы специализированного вычислителя (стр. 6 из 9)
Рисунок 3.1 – Схема функционирования JTAG-цепочки
Все резисторы схемы функционирования JTAG-цепочки выбраны номиналом 1 кОм, согласно рекомендации фирмы ALTERA.
На рисунке 3.2 представлена схема для пассивной последовательной конфигурации.
Рисунок 3.2 – Схема для пассивной последовательной конфигурации
Все резисторы схемы для пассивной последовательной конфигурации (рисунок 3.2) выбраны номиналом 1 кОм, согласно рекомендации фирмы ALTERA.
Характеристики выводов конфигурирования приведены в таблице 3.2.
Таблица 3.2 – Перечень характеристик выводов конфигурирования микросхемы ПЛИС
| Названиевывода | Тип вывода | Описание |
| MSEL0MSEL1 | Вход | Двухбитовый вход конфигурации. |
| nSTATUS | Двунаправленный,открытый сток | Микросхема устанавливает логический "0" на выводе сразу же после включения питания и снимает его не позже чем через 5 мкс (при использовании конфигурационной микросхемы она удерживает логический "0" на выводе nSTATUS в течение 200 мс).Напряжение на выводе nSTATUS должно подтягиваться к напряжению VCC при помощи нагрузочного резистора сопротивлением1 кОм.При обнаружении ошибки конфигурирования вывод nSTATUS устанавливается конфигурируемой ПЛИС в логический "0".Во время конфигурирования или инициализации установка внешней схемой логического "0" на выводе nSTATUS не влияет на конфигурируемую ПЛИС. При использовании конфигурационной микросхемы логический "0" на выводе nSTATUS вызовет попытку конфигурации ПЛИС конфигурационной микросхемой. |
| nCONFIG | Вход | Вход управления конфигурацией. Логический "0" – сбрасывает конфигурируемую микросхему. Конфигурирование начинается по положительному перепаду. При логическом "0" на nCONFIG все I/O-выводы находятся в третьем состоянии. |
| DCLK | Вход | Вход тактового синхросигнала конфигурируемой ПЛИС от внешнего источника. В PSA или PPA-схемах конфигурирования на выводе DCLK должна быть логическая "1", для исключения неопределенного состояния. |
| nCE | Вход | Выбор микросхемы уровнем логического "0". Логический "0" на выводе nCE выбирает микросхему для запуска конфигурирования. Во время конфигурирования одной микросхемы на выводе должен оставаться логический "0". Уровень логического "0" должен быть на nCE во время конфигурации, инициализации и пользовательского режима |
| nCEO | Выход | Выход переходит в логический "0" после выполнения конфигурирования.Используется в схемах с несколькими конфигурируемыми микросхемами. |
| DATA0 | Вход | Вход данных. В последовательных режимах конфигурирования, на вывод DATA0 подаются битовые конфигурационные данные ПЛИС. |
| TDI | Вход | Выводы JTAG. При использовании этих выводов как пользовательских I/O-выводов, до и во время конфигурирования, их состояния должны сохраняться неизменными. Это необходимо для исключения возможности загрузок случайных JTAG-инструкций. |
| TDO | Выход | |
| TMS | Вход | |
| TCK | Вход | |
| CONF_DONE | Выход, открытыйсток | Выход статуса. Может использоваться для сигнализации того, что микросхема инициализирована, и находиться в режиме заданным пользователем.Во время конфигурирования на выводе CONF_DONE устанавливается логический "0". До и после конфигурирования, вывод CONF_DONE освобождается и напряжение на нем подтягивается |
| к напряжению VCC с помощью внешнего нагрузочного резистора. До конфигурации CONF_DONE находится в третьем состоянии, поэтому он подтягивается к логической "1" при помощи внешнего нагрузочного резистора. Таким образом, для определения состояния микросхемы необходимо обнаружить переход из логического "0" в логическую "1".Эта опция устанавливается в САПР QUARTUS II. |
3.2 Контроллер обмена с USB каналом
При построении ПЭС нам необходимо решить три задачи:
– режим работы с внешней памятью, при этом часть двунаправленных портов ввода вывода становятся шинами адреса, шинами данных и сигналами управления. Данный режим нам необходим для согласования микроконтроллера с внешними устройствами;
– необходимо согласовать контроллер с USB интерфейсом;
– для управляющего контроллера необходимо обеспечить загрузку программы во внутреннюю Flash-память.
Для обеспечения второго и третьего перечислений необходимо применить стандартные решения, предложенные разработчиком. Для этого воспользуемся схемой, предложенной в /1/ и представленной на рисунке 3.3.
Так же по третьему перечислению необходимо отметить, что внутри контроллера существует два загрузчика: пользовательский и аппаратный (HBL, HadwareBootLoader). Пользовательский загрузчик позволяет запускать программы, записанные в память микроконтроллера, а аппаратный позволяет осуществить запись самой программы. В данной схеме перевести контроллер в режим программирования (записи программы) можно выполнив следующую последовательность действий:
– отключить прибор от USB-шины, разомкнув перемычку Р2 (линия VREF);
– удерживая кнопки К3 (линия RESET) и К2 (линия PSEN) подключить прибор к USB-шине, замкнув перемычку Р2;
– отпустить кнопку К3;
– отпустить кнопку К2.
На базе схемы приведенной на рисунке 3.3 получаем схему включения контроллера представленную на рисунке 3.4. В данной схеме шина адреса, шина данных и управляющие сигналы, необходимые для работы микроконтроллера с внешними устройствами соединены с ПЛИС, а перевод контроллера в режим загрузки осуществляется при помощи переключателя S21.
Рисунок 3.3 – Типовая схема включения контроллера
Рисунок 3.4 – Схема соединения для микроконтроллера AT89C5131
3.3 Микросхема часов реального времени и их питание
Схема включения микросхемы часов реального времени приведена на рисунке 3.5. Особенностью данной схемы является параллельное включение четырех конденсаторов большой емкости (1 Ф) в цепь питания микросхемы. Эти конденсаторы выполняют роль аккумулятора.
Рисунок 3.5 – Эквивалентная схема питания часов реального времени в автономном режиме работы
Аккумулятор предназначен для обеспечения питания микросхемы часов реального времени при отсутствии общего питания. Это необходимо при проведении автономных летных испытаний для того чтобы обеспечить бесперебойную работу часов до момента окончательной проверки изделия и начала испытания (включения прибора). Временная диаграмма заряда/разряда конденсаторной батареи приведена на рисунке 3.6.
Рисунок 3.6 – Временная диаграмма заряда/разряда конденсаторной батареи
При этом время заряда Тзаряда можно оценить как
Тзаряда = 3 · t, (3.1)
где t = R · C, (3.2)
а время разряда Тразряда как
, (3.3)где ΔU = (4,5–2,5) B;
I = 10 мА – ток разряда, с учетом утечек через диод и выводы микросхем;
С = 4 Ф – емкость аккумуляторов.
3.4 Компоновка банков накопителя
Накопитель организован на 16 микросхемах ФЛЭШ-памяти K9K49G08U0M, которые разделим на четыре банка, по четыре микросхемы в каждом банке (рисунок 3.7). Это сделано для того чтобы иметь возможность устранить времена простоя (занятости) накопителя при циклах записи. Все 16 микросхем имеют общую шину данных, сигналы записи, чтения, записи команд и адреса. Выборка между микросхемами осуществляется сигналом Выбора микросхемы (СЕ). Сигналы R/B (свободен/занят) микросхем, объединенных в банк, соединены, следовательно для анализа контроллеру доступно четыре сигнала свободен/занят (R/B) определяющие занятость банков.
Рисунок 3.7 – Структура накопителя
Такое построение накопителя с одной стороны позволяет производить непрерывную запись в него, а с другой стороны оптимизирует число линий связи необходимое для его обслуживания.
3.5 Быстрая промежуточная память
Скоростная буферная память организована на микросхеме быстродействующего ОЗУ IDT71V424S15YI. Она имеет организацию 512к×8, и позволяет производить запись с периодом 15 нс. Микросхема всеми сигнальными выводами подключена к ПЛИС, так как имеет связи только с ее внутренними узлами.
3.6 Исходные данные на проектирование разрабатываемой системы
При разработке конструкции необходимо применить многослойный стеклотекстолит. Габаритные размеры, места креплений, расположение разъёмов ESQT аналогично ячейке АЦП-079-03. Контакты всех разъёмов не должны измениться. Фильтрующие конденсаторы располагать вблизи выводов микросхем потребителей. В схеме применена программируемая логическая матрица фирмы ALTERA.
Выводы элемента IDT71V424S пригодные для перестановки приведены в таблице 3.3. Выводы разделены на две независимые группы. Данная перестановка применима только для этого проекта.
Таблица 3.3 – Выводы элемента IDT71V424S
| Группа | Название | Вывод | Группа | Название | Вывод |
| 1 | A0 | 1 | 1 | A14 | 24 |
| 1 | A1 | 2 | 1 | A15 | 32 |
| 1 | A2 | 3 | 1 | A16 | 33 |
| 1 | A3 | 4 | 1 | A17 | 34 |
| 1 | A4 | 5 | 1 | A18 | 35 |
| 1 | A5 | 14 | 2 | D0 | 7 |
| 1 | A6 | 15 | 2 | D1 | 8 |
| 1 | A7 | 16 | 2 | D2 | 11 |
| 1 | A8 | 17 | 2 | D3 | 12 |
| 1 | A9 | 18 | 2 | D4 | 25 |
| 1 | A10 | 20 | 2 | D5 | 26 |
| 1 | A11 | 21 | 2 | D6 | 29 |
| 1 | A12 | 22 | 2 | D7 | 30 |
| 1 | A13 | 23 |
Данная система регистрации данных должна обеспечивать 2 варианта подключения: