Работа «Оперативка» (стр. 3 из 11)
Сейчас уже не актуально использовать 66-МГц шины памяти. Разработчики DRAM нашли возможность преодолеть этот рубеж и извлекли некоторые дополнительные преимущества путем осуществления синхронного интерфейса.
С асинхронным интерфейсом процессор должен ожидать, пока DRAM закончит выполнение своих внутренних операций, которые обычно занимают около 60 нс. С синхронным управлением DRAM происходит защелкивание информации от процессора под управлением системных часов. Триггеры запоминают адреса, сигналы управления и данных, что позволяет процессору выполнять другие задачи. После определенного количества циклов данные становятся доступны, и процессор может считывать их с выходных линий.
Другое преимущество синхронного интерфейса заключается в том, что системные часы задают только временные границы, необходимые DRAM. Это исключает необходимость наличия множества стробирующих импульсов. В результате упрощается ввод, т. к. контрольные сигналы адреса данных могут быть сохранены без участия процессора и временных задержек. Подобные преимущества также реализованы и в операциях вывода.
2.1.1 FPM
FPM (Fast Page Mode) DRAM — Динамическое ОЗУ, работающее в режиме ускоренного страничного обмена
Тип динамической памяти с произвольным доступом, которая обеспечивает более высокую производительность, чем обычное динамическое ОЗУ.
Двоичные разряды хранятся в ячейках памяти, организованных в виде матрицы, состоящей из строк и столбцов. Подобно всем остальным видам динамического ОЗУ, у ИС памяти данного типа имеется лишь половина всех выводов, необходимых для указания адреса чтения или записи данных. При этом цикл памяти начинается с указания в первую очередь адреса строки, для чего требуется половина разрядов адреса, а затем и адреса столбца данных, который составляет другую половину адреса. Затем выполняется чтение или запись данных.
Режим ускоренного страничного обмена позволяет адресовать следующий столбец, который соответствует следующему по порядку адресу памяти, без повторного указания строки. Это дает возможность сократить время доступа к нескольким следующим по порядку ячейкам памяти при условии, что при этом еще не достигнут конец строки, увеличивая тем самым производительность.
Время цикла памяти FPM DRAM составляет 50нс, что позволяет поддерживать доступ к памяти с частотой 30 миллионов раз в секунду или 30 МГц. Этого вполне достаточно для шины памяти с тактовой частотой 60 или 66 МГц, типичной для процессора Pentium. Следовательно, для доступа к памяти требуется не один цикл памяти, причем это делается в пакетном режиме, поэтому адреса памяти отнюдь не обязательно указывать при каждом доступе. Это возможно потому, что доступ к памяти обычно осуществляется в виде обращения к расположенным по порядку ячейкам памяти, а если это не так, то дополнительный доступ к памяти не используется либо данные игнорируются. Доступ к памяти в пакетном режиме обычно обозначается формулой 6-3-3-3, которая означает, что для первого обращения к памяти требуется 6 тактовых циклов, поскольку при этом необходимо полностью указать адрес, а для каждого из трех последующих обращений требуется лишь 3 тактовых цикла. Как правило, тактовые циклы выполняются с быстродействием шины памяти процессора. Зачастую это соответствует тактовой частоте 60 или 66 МГц при внутренней тактовой частоте процессора соответственно 120 или 133 МГц.
Рис. 2.1.1.1 Временная диаграмма FPM режима
В этом способе при считывании данных со строки памяти сигнал RAS удерживается, пока все столбцы не считаются.
Сигнал CAS снимается и выставляется каждый раз после установки очередного адреса столбца С2, С3, С4, при этом после очередной установки сигнала CAS данные появляются на выходе, в этом сокращение времени достигается за счёт того, что сигнал RAS выставляется один раз в начале страницы, а столбцы выбираются сигналом RAS. Этот режим даёт выигрыш лишь при страничной организации.
Память FPM была распространена в ПК в 1995 году. Более быстродействующим типом памяти является динамическое ОЗУ EDO DRAM.
2.1.2 EDO
Начиная с 1995 года, в компьютерах на основе Pentium используется новый тип оперативной памяти – EDO ( Extended Data Out). Это усовершенствованный тип памяти FPM; его иногда называют Hyper Page Mode. Память типа EDO была разработана и запатентована фирмой Micron Tehnology. Память EDO собирается из специально изготовленных микросхем, которые учитывают перекрытие синхронизации между очередными операциями доступа.
Не смотря на небольшие конструктивные различия, и FPM, и EDO RAM делаются по одной и той же технологии, поэтому скорость работы должна быть одна и та же. Действительно, и FPM, и EDO RAM имеют одинаковое время считывания первой ячейки — 60 —70 нс. Однако в EDO RAM применен метод считывания последовательных ячеек. При обращении к EDO RAM активизируется не только первая, но и последующие ячейки в цепочке. Поэтому, имея то же время при обращении к одной ячейке, EDO RAM обращается к следующим ячейкам в цепочке значительно быстрее. Поскольку обращение к последовательно следующим друг за другом областям памяти происходит чаще, чем к ее различным участкам (если отсутствует фрагментация памяти), то выигрыш в суммарной скорости обращения к памяти значителен.
Регистр прозрачен для данных, когда сигнал CAS находится в рабочем состоянии (низком уровне).
Выходные данные защёлкиваются подъёмом сигнала CAS и удерживаются.
Стандартное Z-состояние обеспечивается либо снятием сигнала OE (CS), либо одновременным снятием сигналов RAS и CAS, либо сигналом WE, при наличии RAS и CAS.
Наличие выходного буфера позволяет укорачивать цикл CAS и уменьшать время доступа в пределах страницы.
Рис 2.1.2.2 2 Диаграмма работы памяти EDO
В отличие от стандартного режима снятие сигнала CAS может осуществляться даже раньше, чем появляются действительные данные на выходе, это соответствует: Т1 
0.
За счёт защёлкивания данных в выходном регистре и удерживаются до очередного установления сигнала CAS и удерживаются до очередного Т2. Это позволяет сократить цикл CAS и, соответственно, уменьшить время доступа.
В EDO в страничном режиме быстродействие увеличивается на 40%. В межстраничном режиме время доступа обычное.
Использование памяти EDO, вместо стандартной, может вызывать конфликт, обусловленный тем, что выход в пределах страничного режима не удерживается в Z-состоянии.
Для согласования со стандартным режимом может использоваться сигнал WE.
В режиме считывания сигнал WE переводит буфер в Z-состояние так же, как сигналы RAS и CAS.
Режим использования сигнала OE практически не используется.
Рис 2.1.2.2 Диаграмма работы памяти EDO с использованием режима WE
Для обеспечения стандартного режима, при смене адреса столбцов временно устанавливается сигнал WE, который переводит выход Data в Z-состояние (стрелка-1).
После снятия сигнала WE выход переходит опять в нормальное состояние, после считывания всей страницы сигналы CAS и RAS снимаются и выходы переходят в Z-состояние (стрелки 2 и 3).
Однако даже для EDO RAM существует предел частоты, на которой она может работать. Несмотря ни на какие ухищрения, модули SIMM не могут работать на частоте локальной шины PCI, превышающей 66 МГц.
2.1.3 BEDO
Двукратное увеличение производительности было достигнуто в BEDO DRAM (Burst EDO). Добавив в микросхему генератор номера столбца, конструкторы ликвидировали задержку CAS Delay, сократив время цикла до 15 нс. После обращения к произвольной ячейке микросхема BEDO автоматически, без указаний со стороны контроллера, увеличивает номер столбца на единицу, не требуя его явной передачи. По причине ограниченной разрядности адресного счетчика (конструкторы отвели под него всего лишь два бита) максимальная длина пакета не могла превышать четырех ячеек (22=4).
Рис. 2.1.3.1 Диаграмма работы памяти BEDO
Независимо от порядка обращения к данным, BEDO всегда работает на максимально возможной скорости и для частоты 66 Мгц ее формула выглядит так: 5-1-1-1, что на ~40% быстрее EDO-DRAM!
Все же, несмотря на свои скоростные показатели, BEDO оказалась не конкурентоспособной и не получила практически никакого распространения. Просчет состоял в том, что BEDO, как и все ее предшественники, оставалась асинхронной памятью. Это накладывало жесткие ограничения на максимально достижимую тактовую частоту, ограниченную 60 - 66 (75) мегагерцами. Действительно, пусть время рабочего цикла составляет 15 нс. (1 такт в 66 MHz системе). Однако, поскольку "часы" контроллера памяти и самой микросхемы памяти не синхронизованы, нет никаких гарантий, что начало рабочего цикла микросхемы памяти совпадет с началом такового импульса контроллера, вследствие чего минимальное время ожидания составляет два такта. Вернее, если быть совсем точным, рабочий цикл микросхемы памяти никогда не совпадает с началом тактового импульса. Несколько наносекунд уходит на формирование контроллером управляющего сигнала RAS или CAS, за счет чего он уже не совпадет с началом тактирующего импульса. Еще несколько наносекунд требуется для стабилизации сигнала и "осмысления" его микросхемой, причем, сколько именно времени потребуется заранее определить невозможно, т.к. на результат влияет и температура, и длина проводников, и помехи на линии, и т.д.